KR100195238B1 - 그라인딩 두께의 제어방법 - Google Patents

그라인딩 두께의 제어방법 Download PDF

Info

Publication number
KR100195238B1
KR100195238B1 KR1019960035890A KR19960035890A KR100195238B1 KR 100195238 B1 KR100195238 B1 KR 100195238B1 KR 1019960035890 A KR1019960035890 A KR 1019960035890A KR 19960035890 A KR19960035890 A KR 19960035890A KR 100195238 B1 KR100195238 B1 KR 100195238B1
Authority
KR
South Korea
Prior art keywords
spindle
grinding
wafer
thickness
linear array
Prior art date
Application number
KR1019960035890A
Other languages
English (en)
Other versions
KR19980016346A (ko
Inventor
배금종
이병훈
이경욱
차기호
Original Assignee
윤종용
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자주식회사 filed Critical 윤종용
Priority to KR1019960035890A priority Critical patent/KR100195238B1/ko
Publication of KR19980016346A publication Critical patent/KR19980016346A/ko
Application granted granted Critical
Publication of KR100195238B1 publication Critical patent/KR100195238B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304Mechanical treatment, e.g. grinding, polishing, cutting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67092Apparatus for mechanical treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67242Apparatus for monitoring, sorting or marking
    • H01L21/67253Process monitoring, e.g. flow or thickness monitoring
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67242Apparatus for monitoring, sorting or marking
    • H01L21/67259Position monitoring, e.g. misposition detection or presence detection

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Constituent Portions Of Griding Lathes, Driving, Sensing And Control (AREA)

Abstract

신규한 그라인딩 두께의 제어방법이 개시되어 있다. 그라인더 스핀들에 레이저 프로젝트 및 선형 어레이 탐지기를 부착하고, 상기 레이저 프로젝트로부터의 레이저 조사에 의해 상기 선형 어레이 탐지기가 스핀들의 위치를 탐지함으로써, 그라인딩되는 두께를 직접 제어한다. 웨이퍼 상태에 의존하지 않고 스핀들을 직접 제어함으로써, 웨이퍼가 과도 그라인딩되는 등의 오류 발생률을 현저히 감소시킬 수 있다.

Description

그라인딩 두께의 제어방법
본 발명은 그라인딩(grinding) 두께의 제어방법에 관한 것으로, 실리콘-온 인슐레이터(silicon on insulator; 이하 SOI라 한다) 웨이퍼 제작방법에 있어서 그라인딩되는 SOI층의 두께를 더욱 미세하게 제어할 수 있는 그라인딩 두께의 제어방법에 관한 것이다.
반도체장치의 집적도가 256Mb급 이상으로 고집적화됨에 따라, SOI 기술이 차세대 고집적 기억소자의 핵심기술로 주목받고 있다. SOI 기술은 보다 효과적으로 실리콘기판 상에 형성되는 반도체 소자들을 상호 분리할 수 있으며, 벌크 실리콘 상에 형성된 소자보다 SOI 상에 형성된 소자가 결과적으로 요구하는 공정수가 작고, IC칩 내에 형성된 소자들간에 나타나는 용량성 결합(capacitive coupling)이 줄어드는 잇점이 있다. 이러한 소자를 SOI 소자라고 하는데, 특히 박막의 SOI 소자는 쇼트-채널 효과(short channel effect)의 감소, 서브-스레쉬홀드 스윙(subthreshold swing)의 향상, 높은 이동도(mobility), 및 핫-캐리어 효과(hot carrier effect)의 감소 등 기존의 벌크 소자에 비해 월등한 특성을 갖는다.
SOI 기술에 사용되는 SOI 웨이퍼는 실리콘기판 상에 산화막 및 실리콘층 (이를 SOI 층이라 한다) 적층되어 이루어지며, 이때 상기 SOI 층의 두께 균일성 확보가 후속공정 진행의 기본 전제조건이 되고 있고 소자의 특성에 주요한 이슈가 되고 있다. SOI 웨이퍼의 제작방법은 여러 가지가 제시되어 있는데, 현재 가장 많이 채택되고 있는 방식은 산화막이 형성되어 있는 두 매의 웨이퍼를 본딩한 후 한쪽 웨이퍼의 이면(backside)을 그라인딩하여 수 |Lm 정도의 SOI 층 (즉, 실리콘층)을 남긴 후 이를 폴리싱(polishing), 예컨대 화학기계적 폴리싱(chemical mechanical polishing; 이하 CMP라 한다)하여 최종적인 SOI 웨이퍼를 얻는다. 상술한 방식에서 이면 그라인딩 공정후에 남게되는 SOI 층의 두께는 후속 CMP 공정의 처리능력량(throughput) 뿐만 아니라 SOI 층의 전체두께 변화에도 영향을 미치게 된다. 따라서, 가능한 한 얇은 SOI 층을 남겨야만 공정 처리능력량 향상과 균일한 SOI 층의 확보가 가능해진다.
도 1은 종래방법에 의한 그라인딩 두께 제어방법을 설명하기 위한 개략도이다. 여기서, 참조부호 1은 스핀들(spindle), 2는 그라인딩 휠, 3은 웨이퍼 로딩 척, 4는 턴-테이블, 5은 게이지(gauge), 5a는 웨이퍼 상의 게이지, 5b는 턴-테이블 상의 게이지를 각각 나타낸다.
도 1을 참조하면, 종래의 이면 그라인더에 의한 두께 제어방식은, 회전하고 있는 턴-테이블(4)과 그라인딩되고 있는 웨이퍼 위에 두 개의 게이지(5; 5a,5b)를 위치시켜 그 차이를 읽어 그라인딩하고자 하는 두께의 입력값에 게이징한 값이 도달하면 그라인딩을 멈추는 것이다.
이러한 종래방법은 4|Lm 정도 이하의 SOI 층의 확보에 한계를 보이고 있는데, 이는 다음과 같은 문제점들이 있기 때문이다.
첫째, 인-시튜(in-situ) 게이지의 측정이 1|Lm 단위로 이루어지기 때문에 자체 오차가 ±0.5|Lm이다.
둘째, 턴-테이블(4)과 웨이퍼에 게이지(5)가 직접 로딩되기 때문에, 정상 작동시에는 냉각수에 의해 형성된 수막으로 웨이퍼에 손상을 주지 않지만 오류 발생시에는 웨이퍼에 게이지 스크래치(scratch)가 생기기도 한다. 발생되는 오류의 주된 원인은 본딩된 웨이퍼에 보이드가 있거나, 웨이퍼와 게이지 사이에 그라인딩되는 도중에 생긴 입자들이 끼었을 경우 등으로 주로 웨이퍼에 의존한 게이징 방식에 기인한 것이다.
셋째, 게이지(5)가 내부에 있기 때문에 그라인딩되는 도중에 생긴 입자들이 게이지에 영향을 주는 경우도 있다. 또한, 게이지(5)가 온도에 민감하기 때문에 대기상태와 그라인딩 동작시와는 냉각수에 의해 약 3|Lm 정도의 게이징 오차를 보인다.
넷째, 스핀들(1), 즉 그라인딩 휠(2)의 위치와 게이지(5)와의 오차가 클 경우, 오류가 발생하여 웨이퍼에 손상을 주기 쉽다.
다섯째, 스핀들(1)은 자체 게이지가 없고 그리인딩되고 있는 웨이퍼의 두께 게이징 값의 피드백에 의하여 휠(2) 위치의 제어가 이루어지기 때문에, 스핀들(1)과 게이지(5)를 일치시키기 위해 캘리브레이션(calibration)을 두 번에 걸쳐 따로 시행하여야 한다.
본 발명의 목적은 상술한 종래방법의 문제점을 해결하기 위한 것으로, 선형 어레이 탐지기(linear array detector)를 부착하여 그라인더 스핀들의 구동을 직접 제어할 수 있는 그라인딩 두께의 제어방법을 제공하는데 있다.
도 1은 종래방법에 의한 그라인딩 두께 제어방법을 설명하기 위한 개략도.
도 2는 본 발명에 의한 그라인딩 두께 제어방법을 설명하기 위한 개략도.
도 3은 본 발명에 사용되는 레이저 프로젝트의 상세도.
도면의 주요부분에 대한 부호의 설명
1 ... 스핀들2 ... 그라인딩 휠
3 ... 웨이퍼 로딩 척4 ... 턴-테이블
5 ... 웨이퍼 두께 제어용 게이지
6 ... 레이저 프로젝트7 ... 선형 어레이 탐지기
상기 목적을 달성하기 위하여 본 발명은, 그라인더 스핀들에 레이저 프로젝트 및 선형 어레이 탐지기를 부착하고, 상기 레이저 프로젝트로부터의 레이저 조사에 의해 상기 선형 어레이 탐지기가 스핀들의 위치를 탐지함으로써, 그라인딩되는 두께를 직접 제어하는 것을 특징으로 하는 그라인딩 두께의 제어방법을 제공한다.
상기 선형 어레이 탐지기는 상기 스핀들의 운동방향에 평행하게 부착한다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하고자 한다.
도 2는 본 발명에 의한 그라인딩 두께 제어방법을 설명하기 위한 개략도이다. 도 3은 본 발명에서 사용되는 레이저 프로젝트(laser project)의 상세도이다. 여기서, 참조부호 1은 스핀들, 2는 그라인딩 휠, 3은 웨이퍼 로딩 척, 4는 턴-테이블, 6은 레이저 프로젝트, 6a는 배터리, 6b는 레이저 다이오드, 6c는 렌즈, 그리고 7은 선형 어레이 탐지기를 각각 나타낸다.
도 2를 참조하면, 본 발명에 의한 그라인딩 두께 제어방식은, 그라인딩을 하는 휠(2), 즉 스핀들(1)에 레이저 프로젝트(6)를 직접 설치하고, 주 제어기(main controller)(도시되지 않음)에 연결된 선형 어레이 탐지기(7)를 상기 스핀들(1)의 운동방향에 평행하게 부착함으로써 스핀들(1)의 구동을 제어하는 것이다. 즉, 종래의 웨이퍼를 게이징하여 두께를 제어하는 방식에서 스핀들(1)의 위치를 게이징하는 방식으로 전환하였다.
구체적으로, 그라인딩할 웨이퍼를 턴-테이블(4)에 로딩한 후 원하는 두께를 주 제어기에 입력하면, 스핀들(1)이 하향 운동을 하면서 웨이퍼가 그라인딩된다. 이때, 상기 스핀들(1)에 부착된 레이저 프로젝트(6)에서 주사된 광신호를 선형 어레이 탐지기(7)가 감지하여 전기신호로 전환시켜 주 제어기로 전달한다. 상기 선형 어레이 탐지기(7)의 각 셀에 도달된 레이저의 강도를 계산하여 스핀들(1)의 위치를 탐지하게 되고, 원하는 그라인딩 두께에서 스핀들(1)이 하향 운동을 멈추게 된다.
상술한 바와 같이 본 발명에 의하면, 종래의 그리인딩되는 웨이퍼에 의존하여 두께를 제어하는 방식이 아니라, 그라인더 스핀들에 선형 어레이 탐지기를 부착하고 레이저 조사에 의해 스핀들의 위치를 제어한다. 따라서, 그라인딩을 하고 있는 스핀들을 직접 제어하기 때문에, 웨이퍼가 과도 그라인딩되는 등의 오류 발생률을 현저히 감소시킬 수 있으며, 웨이퍼 상태에 의해 미스-게이징되는 것을 방지할 수 있다. 또한, 캘리브레이션이 한 번에 이루어짐으로써 설비의 보수·유지 측면에서 잇점이 있다.
더욱이, 선형 어레이 탐지기의 칩-세트(chip-set) 집적도에 따라 현재 |Lm 단위로 제어되고 있는 그라인딩 두께를 그 이하 단위까지 조절할 수 있다. 따라서, 이면 그라인딩 공정에서 남겨지는 SOI 층의 두께를 현재보다 감소시킬 수 있으므로, 후속 CMP 공정의 처리능력량을 향상시킬 수 있고 균일한 SOI 층을 얻을 수 있다.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

Claims (2)

  1. 그라인더 스핀들에 레이저 프로젝트 및 선형 어레이 탐지기를 부착하고,
    상기 레이저 프로젝트로부터의 레이저 조사에 의해 상기 선형 어레이 탐지기가 스핀들의 위치를 탐지함으로써, 그라인딩되는 두께를 직접 제어하는 것을 특징으로 하는 그라인딩 두께의 제어방법.
  2. 제1항에 있어서, 상기 선형 어레이 탐지기는 상기 스핀들의 운동방향에 평행하게 부착하는 것을 특징으로 하는 그라인딩 두께의 제어방법.
KR1019960035890A 1996-08-27 1996-08-27 그라인딩 두께의 제어방법 KR100195238B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960035890A KR100195238B1 (ko) 1996-08-27 1996-08-27 그라인딩 두께의 제어방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960035890A KR100195238B1 (ko) 1996-08-27 1996-08-27 그라인딩 두께의 제어방법

Publications (2)

Publication Number Publication Date
KR19980016346A KR19980016346A (ko) 1998-05-25
KR100195238B1 true KR100195238B1 (ko) 1999-06-15

Family

ID=19471029

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960035890A KR100195238B1 (ko) 1996-08-27 1996-08-27 그라인딩 두께의 제어방법

Country Status (1)

Country Link
KR (1) KR100195238B1 (ko)

Also Published As

Publication number Publication date
KR19980016346A (ko) 1998-05-25

Similar Documents

Publication Publication Date Title
US9393669B2 (en) Systems and methods of processing substrates
US9711381B2 (en) Methods and apparatus for post-chemical mechanical planarization substrate cleaning
US5254830A (en) System for removing material from semiconductor wafers using a contained plasma
US5730642A (en) System for real-time control of semiconductor wafer polishing including optical montoring
KR101282910B1 (ko) 폴리싱장치, 폴리싱방법, 폴리싱방법을 컴퓨터로 수행하기 위한 프로그램이 저장되는 컴퓨터로 판독가능한 저장매체, 반도체디바이스제조방법 및 반도체디바이스
US20010001755A1 (en) System for real-time control of semiconductor wafer polishing
US20050032459A1 (en) Technique for process-qualifying a semiconductor manufacturing tool using metrology data
JP6937370B2 (ja) 研削装置、研削方法及びコンピュータ記憶媒体
WO2013106777A1 (en) Systems and methods of processing substrates
US9508575B2 (en) Disk/pad clean with wafer and wafer edge/bevel clean module for chemical mechanical polishing
JP7224467B2 (ja) 基板加工装置、基板処理システム、及び基板処理方法
US10058974B1 (en) Method for controlling chemical mechanical polishing process
CN101957186A (zh) 检测晶圆表面平整度的方法及化学机械抛光的方法
US11612980B2 (en) Grinding apparatus
KR100195238B1 (ko) 그라인딩 두께의 제어방법
TWI812622B (zh) 吸集層形成裝置、吸集層形成方法及電腦記錄媒體
US20200321237A1 (en) Substrate supporting apparatus and method of controlling substrate supporting apparatus
US20060068681A1 (en) Wafer polishing method and apparatus
CN111251174B (zh) 晶圆清洁和抛光垫、晶圆清洁和抛光腔室及清洁和抛光晶圆的方法
US20020086625A1 (en) Vacuum mount wafer polishing methods and apparatus
US20230219189A1 (en) Apparatus and method for selective material removal during polishing
US20210280475A1 (en) Semiconductor manufacturing apparatus and method of manufacturing semiconductor device
US20230326770A1 (en) Substrate cleaning device and substrate cleaning method
KR20010027131A (ko) Cmp 공정을 수행하기 위한 반도체 제조 장치
JP2024066327A (ja) ウエーハの研磨方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070125

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee