KR100195189B1 - Fabrication method of semiconductor device - Google Patents
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Abstract
DRAM 또는 SRAM 장치 및 그 제조방법에 관해 개시한다. 본 발명에 따른 DRAM 또는 SRAM 장치는 셀 어레이부 트랜지스터는 단일 소오스/드레인으로 구성되고, 주변회로부 트랜지스터는 저농도 소오스/드레인 및 고농도 소오스/드레인으로 이루어진 의 제1소오스/드레인영역의 불순물 농도를 다르게 형성함으로써, 정상적인 셀의 동작이 가능한 반도체 메모리 장치 및 그 제조방법에 관하여 개시한다.Disclosed are a DRAM or an SRAM device and a method of manufacturing the same. In the DRAM or SRAM device according to the present invention, the cell array transistor includes a single source / drain, and the peripheral circuit transistor forms an impurity concentration differently in the first source / drain region of low concentration source / drain and high concentration source / drain. Thus, a semiconductor memory device capable of operating a normal cell and a manufacturing method thereof are disclosed.
또한, 본 발명은 상기 반도체 메모리 장치를 제조하는데 있어서, 가장 적합한 제조방법을 제공한다.In addition, the present invention provides a manufacturing method most suitable for manufacturing the semiconductor memory device.
본 발명에 의하면, 셀 어레이부의 트랜지스터의 제1소오스/드레인 영역은 높은 N-도우핑 농도의 불순물로 형성하여 저항을 낮출수 있고, 주변회로부 트랜지스터의 제1소오스/드레인 영역은 낮은 N-도우핑 농도의 불순물로 형성하여 펀치스루의 발생을 방지할 수 있기 때문에 정상적인 셀의 동작이 가능해진다.According to the present invention, the first source / drain regions of the transistors of the cell array portion may be formed of impurities having a high N - doping concentration to lower the resistance, and the first source / drain regions of the transistors of the peripheral circuit portion may have low N - doping. Since the formation of the impurity in the concentration can prevent the occurrence of punchthrough, normal cell operation is possible.
Description
제1도는 종래 기술에 의해 제조된 반도체 메모리 장치를 도시한 단면도이다.1 is a cross-sectional view showing a semiconductor memory device manufactured by the prior art.
제2a도 내지 제2d도는 종래 기술에 의한 반도체 메모리 장치의 제조방법을 설명하기 위해 도시한 단면도들이다.2A to 2D are cross-sectional views illustrating a method of manufacturing a semiconductor memory device according to the prior art.
제3도는 본 발명의 일 실시예에 의해 제조된 반도체 메모리 장치의 단면도이다.3 is a cross-sectional view of a semiconductor memory device manufactured by one embodiment of the present invention.
제4a도 내지 제4e도는 일 실시예에 의해 제조된 반도체 메모리 장치의 제조방법을 설명하기 위해 도시한 단면도들이다.4A through 4E are cross-sectional views illustrating a method of manufacturing a semiconductor memory device manufactured in accordance with an embodiment.
본 발명은 반도체 메모리 장치 및 그 제조방법에 관한 것으로, 특히 셀 어레이부 트랜지스터의 제1소오스/드레인의 불순물 농도가 주변회로부 트랜지스터의 제1소오스/드레인의 불순물 농도와 다르게 형성되어 있는 반도체 메모리 장치 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device and a method of manufacturing the same. In particular, a semiconductor memory device in which an impurity concentration of a first source / drain of a cell array transistor is different from an impurity concentration of a first source / drain of a peripheral circuit transistor; It relates to a manufacturing method.
반도체 메모리 장치의 미세화에 따라 각 MOS FET의 채널의 길이가 짧아진다. 채널길이가 짧아지면 전원전압이 일정한 것에서는 드레인 부근의 전계가 매우 높게 된다. 그 때문에 전계에서 고에너지를 얻은 핫 캐리어(hot carrier)가 발생하기 쉬우며 이 핫 캐리어의 일부가 게이트산화막에 주입되어 머무르면서 조금씩 트랜지스터의 문턱 전압을 변화시키는 접합 누설 전류(junction leakage current)가 발생하고 이에 의해 셀의 신뢰도가 저하된다. 이러한 현상을 극복하여 셀의 특성을 향상시키고자 접합 가장자리에 저농도의 불순물을 도핑한 LDD(lightly doped drain) MOS FET 구조가 개발되어 사용되어 왔다.As the semiconductor memory device becomes smaller, the channel length of each MOS FET becomes shorter. If the channel length becomes short, the electric field near the drain becomes very high when the power supply voltage is constant. As a result, hot carriers having high energy in an electric field are likely to occur, and a portion of the hot carriers are injected into the gate oxide layer and stay in a junction leakage current that gradually changes the threshold voltage of the transistor. This reduces the reliability of the cell. In order to overcome this phenomenon, a lightly doped drain (LDD) MOS FET structure has been developed and used in which doped impurities are doped at the junction edges.
단위 셀이 LDD MOS FET으로 형성되어 있는 반도체 메모리 장치에 있어서 각 단위 셀은 저농도의 불순물로 형성된 N-제1소오스/드레인 영역과 고농도의 불순물로 형성된 N+제2소오스/드레인 영역의 이중 소오스/드레인 구조로 형성되어 있다.In a semiconductor memory device in which a unit cell is formed of an LDD MOS FET, each unit cell includes a double source / n of N − first source / drain regions formed of low concentration impurities and N + second source / drain regions formed of high concentration impurities. It is formed in the drain structure.
그런데 이러한 이중 소오스/드레인 구조의 LDD MOS FET에 있어서 고농도의 N+불순물 이온의 주입에 의해 발생한 결정 결함 때문에 접합 누설 전류(junction leakage current)가 발생하는 새로운 문제점이 지적되었다.However, in the double source / drain structure LDD MOS FET, a new problem in which junction leakage current occurs due to crystal defects caused by the implantation of high concentrations of N + impurity ions has been pointed out.
상기 문제점을 해결하기 위해 데이터를 저장하는 단위 셀들이 매트릭스 모양으로 배치되어 있는 셀 어레이부와, 셀 구동을 위해 셀 어레이부 외곽에 배치되어 있는 주변화로부를 형성할 때, 셀 어레이부의 셀 MOS FET에는 저농도의 불순물만을 도핑하여 단일 N-소오스/드레인 영역만으로 형성된 반도체 메모리 장치가 미합중국 특허 제4,977,099호에 개시되어 있다.In order to solve the above problem, when forming a cell array unit in which data cells are stored in a matrix form and a peripheral furnace unit disposed outside the cell array unit for driving a cell, a cell MOS FET is included in the cell array unit. A semiconductor memory device formed of only a single N - source / drain region by doping only a low concentration of impurities is disclosed in US Pat. No. 4,977,099.
상기 종래의 미합중국 특허기술에 의한 반도체 메모리 장치 및 그 제조방법을 제1도 내지 제2d도를 참조하여 설명한다.A semiconductor memory device and a method of manufacturing the same according to the conventional US patent technology will be described with reference to FIGS. 1 to 2D.
도면부호 10은 반도체 기판을, 12는 필드 산화막을, 14는 게이트산화막을, 16은 게이트전극을, 18은 셀 어레이부를, 20은 주변회로부를, 22는 제1소오스/드레인 영역을, 24는 스페이서를 26은 포토레지스트 패턴을, 28은 제2소오스/드레인 영역을 각각 나타낸다.Reference numeral 10 denotes a semiconductor substrate, 12 denotes a field oxide film, 14 denotes a gate oxide layer, 16 denotes a gate electrode, 18 denotes a cell array portion, 20 denotes a peripheral circuit portion, 22 denotes a first source / drain region, and 24 denotes a semiconductor substrate. 26 represents a photoresist pattern and 28 represents a second source / drain region.
제1도는 종래 기술에 의해 제조된 반도체 메모리 장치를 도시한 단면도이다.1 is a cross-sectional view showing a semiconductor memory device manufactured by the prior art.
반도체 기판(10), 예컨대 P형 기판상에 필드 산화막(12)이 형성되어 셀 어레이부(18)와 주변회로부(20)를 분리하고 있다. 필드 산화막(12)이 형성되지 않고 노출된 반도체 기판(10)위에 게이트 산화막(14)이 형성되고 상기 게이트 산화막(14) 위에 게이트 전극(16)과 그 측벽에 스페이서(24)가 형성되어 있다. 상기 셀 어레이부(18)의 트랜지스터는 N-제1소오스/드레인 영역(22)만으로 형성되어 있고, 주변회로부(20)의 트랜지스터는 N-제1소오스/드레인 영역(22)과 N+제2소오스/드레인 영역(28)의 이중 소오스/드레인 구조인 LDD구조로 형성되어 있다. 상기 셀 어레이부(18)와 주변회로부(20) 트랜지스터들의 N-제1소오스/드레인 영역(22)은 동일한 저농도의 불순물로 형성되어 있고 상기 주변회로부 트랜지스터의 제2소오소/드레인 영역(28)은 고농도의 불순물로 형성되어 있다.A field oxide film 12 is formed on the semiconductor substrate 10, for example, a P-type substrate, to separate the cell array portion 18 and the peripheral circuit portion 20. The gate oxide film 14 is formed on the exposed semiconductor substrate 10 without the field oxide film 12 being formed, and the spacer 24 is formed on the gate electrode 16 and the sidewalls of the gate oxide film 14. Transistor of the cell array portion 18 is N - a first transistor of a source / drain region is formed of only 22, the peripheral circuit 20 includes a N - a first source / drain region 22 and N + 2 The source / drain region 28 is formed of an LDD structure which is a double source / drain structure. The N − first source / drain regions 22 of the cell array unit 18 and the peripheral circuit unit 20 transistors are formed of the same low concentration impurity, and the second source / drain region 28 of the peripheral circuit unit transistors Is formed of a high concentration of impurities.
제2a도 내지 제2d도는 종래 기술에 의한 반도체 메모리 장치의 제조방법을 설명하기 위해 도시한 단면도들이다.2A to 2D are cross-sectional views illustrating a method of manufacturing a semiconductor memory device according to the prior art.
제2a도는 필드 산화막(12), 게이트 산화막(14), 게이트 전극(160을 형성하는 단계를 나타내는 단면도이다.FIG. 2A is a cross-sectional view illustrating a step of forming the field oxide film 12, the gate oxide film 14, and the gate electrode 160.
실리콘 기판(10) 예컨대 P형 기판에 LOCOS(local oxidation of silion)방법에 의해 필드 산화막(12)을 형성하여 셀 어레이부(18)와 주변회로부(20)를 분리하고, 노출된 실리콘 기판(10)위에 게이트 산화막(14) 및 게이트 전극용 폴리실리콘층을 차례로 형성한 후, 게이트 산화막(14)위에 형성된 상기 폴리실리콘층을 포토레지스트 패터닝하여 게이트 전극(16)을 형성한다.A field oxide film 12 is formed on a silicon substrate 10, for example, a P-type substrate by a local oxidation of silion (LOCOS) method to separate the cell array unit 18 and the peripheral circuit unit 20, and expose the exposed silicon substrate 10. The gate oxide layer 14 and the polysilicon layer for the gate electrode are sequentially formed on the gate oxide layer 14, and then the polysilicon layer formed on the gate oxide layer 14 is photoresist patterned to form the gate electrode 16.
제2b도는 셀 어레이부와 주변회로부 트랜지스터들의 제1소오스/드레인(22)을 형성하는 단계를 나타낸다.FIG. 2B illustrates a step of forming the first source / drain 22 of the cell array unit and the peripheral circuit unit transistors.
상기 게이트 전극(16)을 마스크로 하여 불순물 이온 예컨대 인(P)을 주입하여 N-제1소오스/드레인 영역(22)을 형성한다. 상기 인 이온은 3×101∼5×1013온/㎠ 농도와 20∼30KV의 에너지로 주입한다.Impurity ions such as phosphorus (P) are implanted using the gate electrode 16 as a mask to form an N − first source / drain region 22. The phosphorus ions are implanted at a concentration of 3 × 10 1 to 5 × 10 13 on / cm 2 and energy of 20 to 30 KV.
제2c도는 게이트 전극(16)의 측벽에 스페이서(24)를 형성하는 단계를 나타낸다.2C illustrates forming a spacer 24 on the sidewall of the gate electrode 16.
상기 결과물에 산화막(도면에는 도시되지 않음)을 도포하고 이방성 에칭을 실시하여 상기 게이트 전극(16)의 측벽에 스페이서(24)를 형성한다.An oxide film (not shown) is applied to the resultant and anisotropic etching is performed to form spacers 24 on the sidewalls of the gate electrode 16.
제2d도는 주변회로부(20) 트랜지스터의 N+제2소오스/드레인 영역(28)을 형성하는 단계를 나타낸다.FIG. 2D illustrates a step of forming the N + second source / drain regions 28 of the transistor of the peripheral circuit unit 20.
상기 셀 어레이부(18)에 포토레지스트 패턴(26)을 형성한 후, 상기 포토레지스트 패턴(26)과 상기 게이트 전극(16)과 스페이서(24)를 마스크로하여 불순물 이온 예컨대 비소(As+)를 주입하여 N+제2소오스/드레인 영역(28)을 형성하여 LDD구조를 완성한다. 상기 비소 이온은 5×1015이온/㎠ 농도와 70KeV의 에너지로 주입한다.After the photoresist pattern 26 is formed in the cell array unit 18, the photoresist pattern 26, the gate electrode 16, and the spacer 24 are used as masks to form impurity ions such as arsenic (As + ). Is injected to form an N + second source / drain region 28 to complete the LDD structure. The arsenic ions are implanted at a concentration of 5 × 10 15 ions / cm 2 and energy of 70 KeV.
상술한 종래 기술에 의하면 셀어레이부에 고농도의 이온을 주입할 경우 발생하는 결정결함에 의한 접합 누설 전류와 그에 따른 메모리 셀의 전하보유력(electric charge hold characteristic)의 신뢰도가 저하되는 문제점은 해결된다.According to the above-described conventional technology, a problem in that the junction leakage current caused by crystal defects generated when high concentrations of ions are injected into the cell array portion and the reliability of the electric charge hold characteristic of the memory cell are reduced.
그러나 셀어레이부에 형성된 트랜지스터의 단일 N-제1소오스/드레인 영역의 불순물 농도를 낮추면 낮출수록 채널영역의 저항값이 증가하기 때문에 드레인 전류가 감소하게 되어 전류구동능력이 저하되고 신호전달이 지연된다. 반면 N-제1소오스/드레인 영역의 불 순물 농도를 높이면 펀치스루(punch through)가 발생하기 쉽다.However, as the impurity concentration of the single N - first source / drain region of the transistor formed in the cell array portion is lowered, the resistance value of the channel region increases with decreasing the drain current, thereby degrading the current driving capability and delaying signal transmission. . On the other hand, increasing the impurity concentration in the N - first source / drain region is likely to cause punch through.
따라서 N-제1소오스/드레인 영역을 동시에 형성하는 종래의 미합중국 특허기술에 의한 반도체 메모리 장치에 있어서, 셀 어레이부의 저항을 낮추고자 N-도우핑 농도를 높이면 주변회로부에서 펀치스루가 발생하고 반대로 주변회로부의 펀치스루 발생을 방지하고자 N-도우핑 농도를 낮추면 셀 어레이부의 저항이 증가하여 신호전달이 지연되어서 셀이 오동작되는 문제점이 있다.Therefore, in the semiconductor memory device according to the conventional US patent technology which simultaneously forms N - first source / drain regions, when the N - doping concentration is increased to decrease the resistance of the cell array portion, punch-through occurs in the peripheral circuit portion and vice versa. If the N - doping concentration is lowered to prevent the punchthrough from occurring in the circuit part, the resistance of the cell array part is increased and signal transmission is delayed, thereby causing the cell to malfunction.
따라서, 본 발명의 목적은 상술한 문제점을 해결하는 반도체 메모리 장치를 제공하는데 있다.Accordingly, an object of the present invention is to provide a semiconductor memory device that solves the above-described problems.
본 발명의 다른 목적은 상기 반도체 메모리 장치를 제조하는데 있어서, 가장 적합한 제조방법을 제공하는데 있다.Another object of the present invention is to provide a manufacturing method most suitable for manufacturing the semiconductor memory device.
상기 목적을 달성하기 위해 본 발명은, 반도체 기판 위에 형성된 하나 이상의 트랜지스터를 포함한 셀 어레이부와 하나 이상의 트랜지스터를 포함한 주변회로부로 구성된 DRAM 또는 SRAM 장치에 있어서, 상기 셀 어레이부의 트랜지스터는 단일 소오스/드레인으로 구성되고, 상기 주변회로부의 트랜지스터는 저농도 소오스/드레인과 고농도 소오스/드레인으로 구성된 LDD 구조의 소오스/드레인으로 구성되고, 상기 단일 소오스/드레인의 농도는 상기 저농도 소오스/드레인의 농도보다 높고, 상기 단일 소오스/드레인의 농도가 상기 고농도 소오스/드레인의 농도보다 낮은 것을 특징으로 하는 SARM 또는 DRAM 장치를 제공한다.In order to achieve the above object, the present invention provides a DRAM or SRAM device comprising a cell array portion including one or more transistors formed on a semiconductor substrate and a peripheral circuit portion including one or more transistors, wherein the transistors of the cell array portion are formed as a single source / drain. And the transistor of the peripheral circuit portion is composed of an LDD structured source / drain composed of a low concentration source / drain and a high concentration source / drain, and the concentration of the single source / drain is higher than that of the low concentration source / drain. It provides a SARM or DRAM device characterized in that the concentration of the source / drain is lower than the concentration of the high concentration source / drain.
상기 본 발명의 다른 목적을 달성하기 위해 본 발명은, 반도체 기판 위에 하나 이상의 트랜지스터를 포함한 셀 어레이부와 하나 이상의 트랜지스터를 포함한 주변회로부로 구성된 DRAM 또는 SRAM 장치의 제조방법에 있어서, 반도체 기판 위에 상기 셀 어레이부와 주변회로부에 형성될 상기 트랜지스터의 게이트 전극을 형성하는 단계; 상기 셀 어레이부상에 제1포토레지스트 패턴을 형성하는 단계; 상기 제1포토레지스트 패턴과 상기 주변회로부의 게이트 전극을 마스크로 이용하여 제1불순물 농도의 이온을 주입하여 상기 주변회로부의 저농도 소오스/드레인을 형성하는 단계; 상기 제1포토레지스트 패턴을 제거하고 상기 주변회로부상에 제2포토레지스트 패턴을 형성하는 단계; 상기 제2포토레지스트 패턴과 상기 셀 어레이부의 게이트 전극을 마스크로 이용하여 상기 저농도 소오스/드레인을 구성하는 상기 제1불순물 농도보다 높은 제2불순물 농도의 이온을 주입하여 상기 셀 어레이부의 단일 소오스/드레인을 형성하는 단계; 상기 제2포토레지스트 패턴을 제거하고 상기 결과물의 전면에 산화막을 형성한 후 이방성 에칭에 의해 상기 게이트 전극의 측벽에 스페이서를 형성하는 단계; 상기 셀 어레이부상에 제3포토레지스트 패턴을 형성하는 단계; 및 상기 제3포토레지스트 패턴, 상기 주변회로부의 게이트 전극 및 그 측벽에 형성된 스페이서를 마스크로 이용하여 상기 단일 소오스/드레인 영역을 구성하는 상기 제2불순물 농도보다 높은 제3불순물 농도의 이온을 주입하여 상기 주변회로부의 고농도 소오스/드레인을 형성하여 저농도 소오스/드레인과 고농도 소오스/드레인으로 구성된 LDD 구조의 소오스/드레인을 주변회로부에 형성하는 단계를 더 구비하는 것을 특징으로 하는 DRAM 또는 SRAM 장치의 제조방법을 제공한다.According to another aspect of the present invention, there is provided a method of manufacturing a DRAM or SRAM device including a cell array unit including one or more transistors on a semiconductor substrate and a peripheral circuit unit including one or more transistors. Forming a gate electrode of the transistor to be formed in an array portion and a peripheral circuit portion; Forming a first photoresist pattern on the cell array portion; Implanting ions of a first impurity concentration using the first photoresist pattern and the gate electrode of the peripheral circuit portion as a mask to form a low concentration source / drain of the peripheral circuit portion; Removing the first photoresist pattern and forming a second photoresist pattern on the peripheral circuit portion; By using the second photoresist pattern and the gate electrode of the cell array unit as a mask, a single source / drain of a second impurity concentration higher than the first impurity concentration constituting the low concentration source / drain is implanted. Forming a; Removing the second photoresist pattern, forming an oxide film on the entire surface of the resultant, and forming spacers on sidewalls of the gate electrode by anisotropic etching; Forming a third photoresist pattern on the cell array portion; And implanting ions having a third impurity concentration higher than the second impurity concentration constituting the single source / drain region using the third photoresist pattern, the gate electrode of the peripheral circuit portion, and a spacer formed on the sidewall thereof as a mask. And forming a source / drain of LDD structure composed of a low concentration source / drain and a high concentration source / drain by forming a high concentration source / drain of the peripheral circuit portion in the peripheral circuit portion. To provide.
또한, 상기 단일 소오스/드레인 및 저농도 소오스/드레인은 인(P: phosphorous)을 이용하고 고농도 소오스/드레인은 비소(As: arsenic)를 이용하여 형성하는 것이 바람직하다.In addition, the single source / drain and low concentration source / drain may be formed using phosphorous (P) and the high concentration source / drain may be formed using arsenic (As).
상술한 본 발명에 의하면 셀 어레이부와 주변회로부 트랜지스터들의 N-제1소오스/드레인 영역의 불순물 농도를 다르게 형성하여 셀 어레이부의 저항은 낮추고, 주변회로부에서의 펀치스루의 발생을 방지할 수 있기 때문에 정상적인 셀의 동작이 가능하다.According to the present invention described above, since the impurity concentrations of the N − first source / drain regions of the cell array unit and the peripheral circuit unit transistors are differently formed, the resistance of the cell array unit can be lowered, and the occurrence of punchthrough in the peripheral circuit unit can be prevented. Normal cell operation is possible.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
제3도 내지 제4e도는 본 발명의 일 실시예에 의한 반도체 메모리 장치와 그 제조방법을 설명하기 위하여 도시한 단면도들이다.3 through 4E are cross-sectional views illustrating a semiconductor memory device and a method of manufacturing the same according to an embodiment of the present invention.
상기 도면에 있어서, 상기 제1도 내지 제2d도와 동일한 참조 부호는 동일한 부재를 나타낸다.In the drawings, the same reference numerals as those in FIGS. 1 to 2d denote the same members.
제3도는 본 발명의 일 실시예에 의해 제조된 반도체 메모리 장치의 단면도이다.3 is a cross-sectional view of a semiconductor memory device manufactured by one embodiment of the present invention.
반도체 기판(10), 예컨대 P형 기판상에 필드 산화막(12)이 형성되어 셀 어레이부(18)와 주변회로부(20)를 분리하고 있다. 필드 산화막(12)이 형성되지 않고 노출된 반도체 기판(10)위에 게이트 산화막(14)이 형성되고 상기 게이트 산화막(14) 위에 게이트 전극(16)과 스페이서(24)가 형성되어 있다. 상기 셀 어레이부(18)의 트랜지스터는 N-제1소오스/드레인 영역(36)만으로 형성되어 있고, 주변회로부(20)의 트랜지스터는 N-제1소오스/드레인 영역(32)과 N+제2소오스/드레인 영역(40)의 이중 소오스/드레인 구조인 LDD구조로 형성되어 있다.A field oxide film 12 is formed on the semiconductor substrate 10, for example, a P-type substrate, to separate the cell array portion 18 and the peripheral circuit portion 20. The gate oxide film 14 is formed on the exposed semiconductor substrate 10 without the field oxide film 12 being formed, and the gate electrode 16 and the spacer 24 are formed on the gate oxide film 14. The transistor of the cell array unit 18 is formed of only N − first source / drain regions 36, and the transistor of the peripheral circuit unit 20 includes N − first source / drain regions 32 and N + second. The source / drain region 40 is formed of an LDD structure that is a double source / drain structure.
상기 셀 어레이부(18) 트랜지스터의 N-제1소오스/드레인 영역(36)은 상기 주변회로부(20) 트랜지스터의 N-제1소오스/드레인 영역(32)보다 고농도의 불순물로 형성되는 것이 바람직하다.The cell array portions (18) N of the transistors, a first source / drain region 36 is N in the peripheral circuit portion (20) transistors are preferably formed in a high concentration of impurities than the first source / drain region 32 .
제4a도 내지 제4e도는 본 발명의 일 실시예에 의한 반도체 메모리 장치의 제조방법을 설명하기 위해 도시한 단면도들이다.4A through 4E are cross-sectional views illustrating a method of manufacturing a semiconductor memory device in accordance with an embodiment of the present invention.
제4a도는 필드 산화막(12), 게이트 산화막(14), 게이트 전극(16)을 형성하는 단계를 나타내는 단면도이다.4A is a cross-sectional view showing the step of forming the field oxide film 12, the gate oxide film 14, and the gate electrode 16. FIG.
실리콘 기판(10) 예컨대 P형 기판에 LOCOS(local oxidation of silion)방법에 의해 필드 산화막(12)을 형성하여 셀 어레이부(18)와 주변회로부(20)를 분리하고, 노출된 실리콘 기판(10)위에 게이트 산화막(14) 및 게이트 전극용 폴리실리콘층을 차례로 형성한 후, 게이트 산화막(14)위에 형성된 상기 폴리실리콘층을 패터닝 하여 게이트 전극(16)을 형성한다.A field oxide film 12 is formed on a silicon substrate 10, for example, a P-type substrate by a local oxidation of silion (LOCOS) method to separate the cell array unit 18 and the peripheral circuit unit 20, and expose the exposed silicon substrate 10. The gate oxide layer 14 and the polysilicon layer for the gate electrode are sequentially formed on the gate oxide layer 14, and then the polysilicon layer formed on the gate oxide layer 14 is patterned to form the gate electrode 16.
제4b도는 주변회로부(20)에 N-제1소오스/드레인 영역(32)을 형성하는 단계를 나타낸다.FIG. 4B illustrates forming the N − first source / drain regions 32 in the peripheral circuit unit 20.
상기 셀 어레이부(18)에 제1포토레지스트 패턴(30)을 형성한 후, 상기 제1포토레지스트 패턴(30)과 게이트 전극(16)을 마스크로 이용하여, 제1불순물 농도를 갖는 이온 예컨대 인(P+)을 주입하여 N-제1소오스/드레인 영역(32)을 형성한다.After the first photoresist pattern 30 is formed in the cell array unit 18, the first photoresist pattern 30 and the gate electrode 16 are used as masks to form ions having a first impurity concentration. Phosphorus (P + ) is implanted to form the N − first source / drain region 32.
제4c도는 셀 어레이부(18)에 N-제1소오스/드레인 영역(36)을 형성하는 단계를 나타낸다.4c to turn the cell array portions (18) N - represents the step of forming a first source / drain region 36.
상기 제1포토레지스트 패턴(30)을 제거한 후, 상기 주변회로부(20)상에 제2포토레지스트 패턴(34)을 형성한 후, 상기 제2포토레지스트 패턴(34)과 게이트 전극(16)을 마스크로 이용하여 제2불순물 농도를 갖는 이온 예컨대 인(P+)을 주입하여 N-제1소오스/드레인 영역(36)을 형성한다.After removing the first photoresist pattern 30, the second photoresist pattern 34 is formed on the peripheral circuit unit 20, and then the second photoresist pattern 34 and the gate electrode 16 are formed. An N - first source / drain region 36 is formed by implanting ions having a second impurity concentration, such as phosphorus (P + ), as a mask.
이때, 상기 제2불순물 농도는 상기 제1불순물 농도와 다르게 하는 것이 바람직하다.At this time, the second impurity concentration is preferably different from the first impurity concentration.
더욱 바람직하기로는 상기 제2불순물 농도는 제1불순물 농도보다 높게 하여 셀 어레이부(18) 트랜지스터의 N-제1소오스/드레인 영역(36)의 불순물 농도를 주변회로부(20) 트랜지스터의 N-제1소오스/드레인 영역(32)보다 높게 형성한다. 따라서 셀 어레이부(18) 트랜지스터의 제1소오스/드레인 영역(36)의 저항을 주변회로부(20) 트랜지스터의 제1소오스/드레인 영역(32)의 저항보다 낮게 형성할 수 있다.More preferably, the second impurity concentration is first higher than the impurity concentration of the cell array unit 18, the transistor N-N of the first source / drain peripheral circuit portion 20, the impurity concentration in the region (36) transistor of claim It is formed higher than one source / drain region 32. Accordingly, the resistance of the first source / drain region 36 of the transistor of the cell array unit 18 may be lower than the resistance of the first source / drain region 32 of the transistor of the peripheral circuit unit 20.
제4d도는 게이트 전극(16)의 측벽에 스페이서(24)를 형성하는 단계를 나타낸다.4d illustrates forming a spacer 24 on the sidewall of the gate electrode 16.
상기 제2포토레지스트 패턴(34)를 제거한 후, 상기 결과물에 산화물(도면에는 도시되지 않음)을 도포하고 이방성 에칭을 실시하여 상기 게이트 전극(16)의 측벽에 스페이서(24)를 형성한다.After removing the second photoresist pattern 34, an oxide (not shown) is applied to the resultant and anisotropic etching is performed to form spacers 24 on sidewalls of the gate electrode 16.
제4e도는 주변회로부(20) 트랜지스터의 N-제1소오스/드레인 영역(40)을 형성하는 단계를 나타낸다.4e of the turning peripheral circuit portion 20, the transistor N - shows a first step of forming a source / drain region 40.
제4e도를 참조하면, 상기 셀 어레이부(18)상에 제3포토레지스트 패턴(38)을 형성한 후, 상기 제3포토레지스트 패턴(38), 상기 게이트 전극(16) 및 스페이서(24)를 마스크를 이용하여 불순물 이온 예컨대 비소(As+)를 주입하여 N+제2소오스/드레인 영역(28)을 형성한다.Referring to FIG. 4E, after the third photoresist pattern 38 is formed on the cell array unit 18, the third photoresist pattern 38, the gate electrode 16, and the spacer 24 are formed. The N + second source / drain region 28 is formed by implanting impurity ions such as arsenic (As + ) using a mask.
상술한 본 발명에 의하면 다음과 같은 효과가 있다.According to the present invention described above has the following advantages.
본 발명에 의한 반도체 메모리 장치에 있어서, 셀 어레이부와 주변회로부 트랜지스터의 N-제1소오스/드레인 영역의 불순물 농도를 다르게 형성할 수 있다. 즉 셀 어레이부 트랜지스터의 N-제1소오스/드레인 영역은 주변회로부 트랜지스터의 N-제1소오스/드레인 영역의 도우핑 농도보다 높은 농도의 N-불순물로 형성하므로 주변회로부에 비해 저항을 낮추어 신호전달의 지연을 방지할 수 있고, 반면 주변회로부 트랜지스터의 N-제1소오스/드레인 영역은 셀 어레이부 트랜지스터의 N-제1소오스/드레인 영역의 도우핑 농도보다 낮은 농도의 N-불순물로 형성되므로 펀치스루의 발생을 방지할 수 있기 때문에 정상적인 셀의 동작이 가능해진다.In the semiconductor memory device according to the present invention, impurity concentrations in the N − first source / drain regions of the cell array unit and the peripheral circuit unit transistor may be formed differently. I.e. N of the cell array unit transistors - a first source / drain regions are N of the peripheral circuit transistor passes to lower the resistance as compared to the peripheral circuit portion, so formed as impurities signal - in a higher concentration than the doping concentration of the first source / drain regions N of it is possible to prevent the delay, whereas the peripheral circuit transistor N - a first source / drain regions are N of the cell array unit transistor-N in low concentration than the doping concentration of the first source / drain region is formed by impurity punch Since the occurrence of the through can be prevented, normal cell operation becomes possible.
특히 본 발명은 셀 어레이부의 저항이 셀의 동작에 많은 영향을 미치는 SRAM에 있어서 그 효과는 더욱 더 현저해진다.In particular, the present invention is even more effective in the SRAM in which the resistance of the cell array portion affects the operation of the cell much more.
완전 CMOS형 SRAM의 메모리 셀은 4개의 nMOS 트랜지스터, 2개의 pMOS 트랜지스터로 구성되어 있고, CMOS/nMOS혼재형 SRAM의 메모리 셀은 2개의 전송트랜지스터, 2개의 구동트랜지스터, 및 2개의 부하소자(상기 완전 CMOS형 SRAM의 메모리 셀중 2개의 pMOS 트랜지스터에 해당)로 구성되어 있다. 상기 SRAM은 회로 중앙부의 2개의 플립플롭(flip flop)회로가 쌍안정 상태를 형성하는 것으로서 0과 1의 기억을 한다.A memory cell of a full CMOS SRAM consists of four nMOS transistors and two pMOS transistors, and a memory cell of a CMOS / nMOS mixed SRAM includes two transfer transistors, two driving transistors, and two load elements (the complete Two pMOS transistors among the memory cells of the CMOS SRAM). In the SRAM, two flip-flop circuits in the center of the circuit form a bistable state and store 0 and 1 memories.
SRAM에 있어서 기억정보는 플립플롭의 입, 출력단자 간의 전압차, 즉 실제로는 노드(node)에 축적된 전하로써 보존된다. 이 전하는 일정 전워(Vcc)으로부터 부하소자인 부하 MOS 트랜지스터 또는 부하 저항을 통하여 항상 보충되고 있다. 특히 저항값이 커지면 메모리 셀에서 부하소자를 통해 공급되는 전류와 셀의 노드에서의 누설 전류(leakage current)와의 차이가 줄어들어 플립플롭의 쌍안정 상태를 0과 1로 정해 기억기능을 가지는 상태에 불안정을 초래하여 메모리 장치의 오동작을 일으킨다.In the SRAM, the memory information is stored as the voltage difference between the input and output terminals of the flip-flop, that is, the electric charge accumulated in the node. This charge is always replenished from the constant power Vcc through the load MOS transistor or the load resistor which is the load element. In particular, if the resistance value is increased, the difference between the current supplied through the load element in the memory cell and the leakage current at the node of the cell is reduced, so that the bistable state of the flip-flop is set to 0 and 1 so that the memory function is unstable. This may cause a malfunction of the memory device.
따라서 본 발명에 의해 SRAM을 제조하면 셀 어레이부 트랜지스터의 N-제1소오스/드레인 영역의 불순물 농도가 주변회로부 트랜지스터의 N-제1소오스/드레인 영역보다 높기 때문에 주변회로부보다 저항이 낮아지게 되고 셀의 오동작이 방지된다.In this If invention produced the SRAM by the cell array portion N of the transistor becomes a lower resistance than that of the peripheral circuit is higher than the first source / drain areas of the cell - the impurity concentration of the first source / drain regions N of the peripheral circuit transistor Malfunctions are prevented.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical idea of the present invention.
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