KR100194651B1

KR100194651B1 - Method of manufacturing semiconductor device having conductor wiring pattern of multi-level

Info

Publication number: KR100194651B1
Application number: KR1019910002236A
Authority: KR
Inventors: 구본승; 정유석
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1991-02-09
Filing date: 1991-02-09
Publication date: 1999-06-15
Also published as: KR920017228A

Abstract

본 발명은 적어도 하나이상의 스핀 온 글래스층을 포함하는 다층레벨의 도체배선 패턴을 갖는 반도체 장치 제조방법에 있어서, 반도체 기판상에 패턴 형성되는 제1도체 배선층 위에 평탄화를 위한 상기 적어도 하나이상의 스핀 온 글래스층이 절연층을 포함하여 형성되어 그 위에 산화층을 형성시키는 단계와, 상기한 제1도체 배선층과 제2도체 배선층과의 접촉을 위한 접촉홀을 형성하는 단계와, 형성된 접촉홀 측벽상에 일부 노출된 상기 도포된 스핀 온 글래스층에 대해 접촉홀 측벽상에 스페이서를 형성하는 단계와, 접촉홀을 경유하여 제1도체층과 제2의 도체층을 배선 연결하는 단계로 이루어지는 것을 특징으로 하는 다층 레벨의 도체 배선 패턴을 갖는 반도체 장치 제조방법을 제공한다.The present invention provides a method of manufacturing a semiconductor device having a multi-level conductor wiring pattern including at least one spin on glass layer, wherein the at least one spin on glass for planarization is formed on a first conductor wiring layer formed on a semiconductor substrate. A layer is formed including an insulating layer to form an oxide layer thereon, forming contact holes for contacting the first conductor wiring layer and the second conductor wiring layer, and partially exposing the contact hole sidewalls formed. Forming a spacer on a contact hole sidewall with respect to the applied spin-on glass layer, and connecting a first conductor layer and a second conductor layer through a contact hole by a wiring level. A semiconductor device manufacturing method having a conductor wiring pattern is provided.

Description

Method of manufacturing semiconductor device having conductor wiring pattern of multi-level

제1도(a) 내지 (e)는 본 발명에 따른 반도체 장치 제조 공정순서도.1 (a) to (e) are flowcharts of a semiconductor device manufacturing process according to the present invention.

제2도는 본 발명이 적용된 또다른 형태의 반도체 장치의 단면도.2 is a cross-sectional view of another type of semiconductor device to which the present invention is applied.

제3도는 종래의 방법을 설명하기 위한 반도체 장치의 단면도이다.3 is a cross-sectional view of a semiconductor device for explaining the conventional method.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1,11 : 기판 2,12 : 산화층1,11 substrate 2,12 oxide layer

3,13 : 제1도체 배선층 4,14 : 제1절연층3,13: first conductor wiring layer 4,14: first insulating layer

5,15 : 스핀 온 글래스층 6,16 : 제2절연층5,15: spin on glass layer 6,16: second insulating layer

7,17 : 접촉홀 19a : 스페이서7,17: contact hole 19a: spacer

20 : 제2도체층20: second conductor layer

본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 다층레벨의 도체 배선 패턴을 갖는 반도체 장치의 도체 배선간 상호 연결을 위한 방법의 개선에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to an improvement in a method for interconnecting conductor wirings in a semiconductor device having a multilayer wiring pattern.

다층레벨의 도체 배선 구조를 갖는 반도체 장치의 일례는 제3도에 나타낸 바와 같이 먼저 실리콘 기판(1)위에 산화층(2)을 형성하고 이 위에 통상의 방법으로 제1의 도체 배선층(3)을 형성한다. 그리고 이 위에 CVD로 약칭되는 화상기상증착방법으로 제1의절연층(4)을 형성한다.An example of a semiconductor device having a multi-level conductor wiring structure, as shown in FIG. 3, first forms an oxide layer 2 on a silicon substrate 1 and then forms a first conductor wiring layer 3 on the silicon substrate 1 in a conventional manner. do. The first insulating layer 4 is formed thereon by an image vapor deposition method, abbreviated as CVD.

상기의 기판(1)상의 산화츤(2)과 제1절연층 (4)간의 도체영역은 도 다른 도체와 상호 연결되도록 배선되는데 이때 또다른 도체 즉 제2의 도체 배선층을 상기의 제1의 도체 배선층(3)과 연결하기에 앞서 도면과 같이 각 배선층간 절연막의 표면 평탕화를 위해서, 현재 굴곡이 형성된 제1의 졀연층(4)상부에 회전 도포법으로 또 다른 절연층으로서의 스핀 온 글래스 층(5)을 도포한 후, 열처리로 경화시켜 표면을 평탄화시킨 후에 제2의 절연층(6)을 평탄화된 스핀 온 글래스층(5)상에 CVD방법으로 형성시킨다. 따라서, 단차 형성된 제1의 절연층(4)과, 반도체 기판과 동일간격으로 도포된 제2절연층(8)간에는 스핀 온 글래스층(5)이 삽입 형성된 형태이다.The conductor region between the oxide oxide (2) on the substrate (1) and the first insulating layer (4) is wired so as to be interconnected with another conductor, wherein another conductor, that is, a second conductor wiring layer, is connected to the first conductor. Prior to connection with the wiring layer 3, the spin-on glass layer as another insulating layer by a spin coating method on top of the first insulation layer 4, which is currently curved, for the surface leveling of the insulating film between the wiring layers as shown in the drawing. (5) is applied, then cured by heat treatment to planarize the surface, and then the second insulating layer 6 is formed on the flattened spin on glass layer 5 by the CVD method. Therefore, the spin-on glass layer 5 is inserted between the first insulating layer 4 formed stepped and the second insulating layer 8 coated at the same interval as the semiconductor substrate.

이어서, 제1도체 배선층(3)이 제2의 도체 배선층과 접촉될 접촉홀(7)이 형성되도록 식각처리하여 접촉홀(7)에 의한 제1도체의 노출부위(7a)를 갖게 한다. 그러면 노출된 제1의 도체 배선층(3)과 이 접촉홀(7)을 통해 연결된 제2의 도체 배선층(8)에 의해 배선될 수 있도록 하므로써 소정의 공정이 이루어진다.Subsequently, the first conductor wiring layer 3 is etched to form a contact hole 7 in contact with the second conductor wiring layer so as to have an exposed portion 7a of the first conductor by the contact hole 7. Then, a predetermined process is performed by allowing the exposed first conductor wiring layer 3 and the second conductor wiring layer 8 connected through the contact hole 7 to be connected.

이와 같이 다층레벨 배선구조를 갖는 반도체 장치를 제조함에 있어서, 공정중 반도체 장치의 표면 평탄화를 위해 스핀 온 글래스층이 사용되고 있는데, 이 스핀 온 글래스를 회전 코팅법으로 도포할 때 이 방법 사용에 따른 요구 조건에 따라, 용매로 쓰이는 유기 물질에 포함된 수분이, 형성될 글래스층내에 잔유하게 된다. 이러한 이유로 상기와 같은 공정진행에 있어, 접촉홀(7) 형성시 이 접촉홀의 측벽(7b)은 스핀 온 글래스층 노출부로부터는 잔유해 있는 수분이 유출되어 제1도체의 노출부위(7a)상에 이르게 되므로서 제1도체 배선이 노출된 부위(7a)에 산화물이 생성되는 요인이 된다.As described above, in manufacturing a semiconductor device having a multi-level interconnection structure, a spin on glass layer is used to planarize the surface of the semiconductor device during the process. Depending on the conditions, water contained in the organic material used as the solvent remains in the glass layer to be formed. For this reason, in the process proceeding as described above, when the contact hole 7 is formed, the remaining water flows out from the exposed portion of the spin-on glass layer on the sidewall 7b of the contact hole, and thus, on the exposed portion 7a of the first conductor. As a result, oxides are generated in the portion 7a where the first conductor wiring is exposed.

즉, 이것은 제1도체층의 노출부위는 제2의 도체 배선층과 접촉되는 부분임에도 불구하고 에칭에 의한 접촉홀 형성시 스핀 온 글래스층으로부터 유출된 수분에 의한 제1도체층의 산화막에 의해 전기적인 저항이 증가하거나 배선간 접촉이 절연되어 접촉불량이 된다는 문제를 아기시켜 배선의 목적에 역효과를 낳게 하는 것이다.That is, although the exposed part of the first conductor layer is a part which is in contact with the second conductor wiring layer, it is electrically caused by the oxide film of the first conductor layer by the moisture flowing out of the spin-on glass layer when forming the contact hole by etching. The problem is that the resistance is increased or the contact between the wires is insulated, resulting in poor contact, thus adversely affecting the purpose of the wiring.

따라서, 본 발명의 목적은 반도체 장치의 표면 평탄화를 위해 사용되는 스핀 온 글래스층을 포함하는 다층레벨의 도체 배선 패턴을 갖는 반도체 장치에 있어서, 도체 배선간 연결을 위해 형셩괸 스핀 온 글래스층을 경유하는 접촉홀의 측벽상에 노촐된 스핀 온 글래스칭에 기인한 바람지하지 않은 영향이 도체 배선에 미치지 않도록 이 측벽을 절연막으로 덮어 형성되는 다층레벨 배선구조를 갖는 반도체 장치의 제조 방법을 제공하는 것이다.Accordingly, an object of the present invention is to provide a semiconductor device having a multi-level conductor wiring pattern including a spin on glass layer used for planarizing the surface of the semiconductor device. The invention provides a method for manufacturing a semiconductor device having a multilayer level interconnection structure in which the sidewall is covered with an insulating film so that an unfavorable effect due to spin-on-glassing exposed on the sidewall of the contact hole does not affect the conductor wiring.

본 발명의 목적에 따라 베공되는 스핀 온 글래스층을 포함하는 다층레벨의 도체 배선 패턴을 갖는 반도체 장치 제조방법에 대해서 첨부한 도면인 제1도의 (a) 내지 (e)를 참조하여 본 발명의 방법을 이하 상세히 기술한다.A method of manufacturing a semiconductor device having a multi-level conductor wiring pattern including a spin-on glass layer formed in accordance with an object of the present invention with reference to (a) to (e) of FIGS. Is described in detail below.

언급하였듯이 본 발명은 스핀 온 글래스층을 경유하여 도체층간 배선 통로를 갖는 반도체 장치에 있어 상기 접촉홀(배선통로)의 측벽상에 일부 노출된 스핀 온 글래스층에 대해 이를테면 측벽 스페이서로서의 또다른 절연막을 형성하여 스핀 온 글래스층으로부터의 수분 유출이 차단되도록 하는 것이다.As mentioned, the present invention provides another insulating film, such as a sidewall spacer, for a spin-on glass layer partially exposed on the sidewall of the contact hole (wiring passage) in a semiconductor device having a wiring path between conductor layers via the spin-on glass layer. To prevent moisture outflow from the spin on glass layer.

이를 위한 바람직한 실시예로서의 공정순서에 대해 먼저 제1도(a)를 참조하여 설명한다.A process sequence as a preferred embodiment for this purpose will be first described with reference to FIG. 1 (a).

제1도(a)는 기판(11)상에 산화층(12)과, 이 위에 패터닝하여 형성된 제1도체 배선층(13)이 형성되는데 제1도체층(13)은 알루미늄이나 또는 이 원소를 함유하는 화합물이 사용될 수 있다.In FIG. 1A, an oxide layer 12 and a first conductor wiring layer 13 formed by patterning thereon are formed on a substrate 11. The first conductor layer 13 contains aluminum or an element thereof. Compounds can be used.

이어서, 제1절연층(14)이 도면과 같이 단차로 형성된다. 이 절연층은 그 사용되는 재질로서 실리콘 산화물이나 또는 PSG로 약칭되는 포스포 실리케이트 글래스등으로서 두께가 1000Å내지 3000Å로 형성된다.Subsequently, the first insulating layer 14 is formed in steps as shown in the figure. This insulating layer is formed of silicon oxide or phosphor silicate glass abbreviated as PSG as the material used, and has a thickness of 1000 kPa to 3000 kPa.

이와 같은 굴곡 형성된 산화층을 평탕화하기 위한 스핀 온 글래스층(15)이 회전 도포법으로 도포된 후에 열처리로서 경화된다. 여기 도포된 스핀 온 글래스층(15)은 불순물을 함유하고 있거나 아니면 인을 함유하여 형성될 수 있으며 형성되는 두께는 본 실시예에서 제1도체 배선층(13)의 상부(17a)로부터 상측방향으로 1000 내지 4000Å의 두께이다. 또한 경화를 위해 열처리시 사용온도는 390°c~450°c범위로서 질소 분위기하에서 이루어진다. 그러나 실시예에 따라서는 큐어링 분위기는 산소 또는 질소/산소 복합 기체일 수 있다. 또한, 이 글래스층(15)은 제1산화층(14)없이 바로 형성될 수도 있다.The spin-on glass layer 15 for flattening such a bent oxide layer is applied by a spin coating method and then cured as a heat treatment. The spin-on glass layer 15 applied here may contain impurities or may be formed of phosphorus, and the thickness formed is 1000 in the upward direction from the top 17a of the first conductor wiring layer 13 in this embodiment. To 4000 mm thick. In addition, during the heat treatment for curing, the operating temperature ranges from 390 ° C to 450 ° C under nitrogen atmosphere. However, in some embodiments, the curing atmosphere may be oxygen or a nitrogen / oxygen complex gas. In addition, the glass layer 15 may be formed directly without the first oxide layer 14.

이와 같이 글래스층(15)이 도포된 후에 다시 CVD방법으로 평탄화된 상기 스핀 온 글래스층(15)상에 제2의 절연층(16)이 전면에 걸쳐 도포되는데, 사용될 수 있는 재질은 실리콘 산화막이나 인을 포함하는 PSG로서 적층두께는 3000 내기 6000Å로 형성된다.As described above, the second insulating layer 16 is applied over the entire surface of the spin-on glass layer 15 planarized by CVD after the glass layer 15 is applied. As the PSG containing phosphorus, the laminated thickness was formed to be 3000 to 6000 GPa.

이어서 제2도체층과 접촉될 제1도체층의 영역을 노출시키기 위한 접촉홀(17)형성을 위해 사진식각처리하여 요망한 접촉홀을 형성한다. 이때 제1도(b)는 제1도체층 상부(17a)까지 완전히 식각처리된 것을 나타낸 것이다. 식각처리시 상기한 제1도체층이 플라즈마에 의한 손상을 입지 않도록 하기 위해 제1도(b')와 같이 제1의 절연층(14)이 제1도체층(13)상에 잔유하도록 식각할 수도 있다.Subsequently, a photolithography process is performed to form a contact hole 17 for exposing a region of the first conductor layer to be in contact with the second conductor layer, thereby forming a desired contact hole. In this case, FIG. 1 (b) shows that the first conductor layer is completely etched to the upper portion 17a. In order to prevent the first conductor layer from being damaged by plasma during the etching process, the first insulating layer 14 may be etched to remain on the first conductor layer 13 as shown in FIG. It may be.

현재까지의 공정에서 접촉홀의 측벽(17b)상에는 수분을 함유하고 있는 스핀 온 글래스층(15)의 일부가 노출되어 있어 언급한 문제점 지적에서와 같이 수분 유출이 발생될 우려가 있다. 따라서, 노출된 스핀 온 글래스층(15)의 노촐 방지를 위해 제1도(c)와 같이 접촉홀 측벽(17b)을 포함한 반도체 장치 전면에 스텝 커버리지가 우수한 측벽 스페이서용 절연층(19)을 일정 두께로 도포한다.In the process up to now, a part of the spin-on glass layer 15 containing water is exposed on the sidewall 17b of the contact hole, so that water leakage may occur as described above. Therefore, in order to prevent the exposure of the exposed spin-on glass layer 15, a sidewall spacer insulating layer 19 having excellent step coverage is uniformly disposed on the entire surface of the semiconductor device including the contact hole sidewall 17b as shown in FIG. Apply to thickness.

이때, 이 절연층(19) 형성을 위해 사용될 수 있는 재질로는 실리콘 산화막이나 실리콘 산화질화막 또는 실리콘 질화막이 사용될 수 있는데 수분이 통과되지 않은 전기 절연성의 어떠한 재료라도 무방하다. 접촉홀(17)의 크기를 고려하여 예를 들면 1000~3000Å의 두께로서 본 실시예에 따라 도포되는 이 절연층(19)에 의해 스핀 온 글래스층(15)이 접촉홀 (17)측벽(17b)으로 노출(17c)되는 것을 방지할 수 있다.In this case, a material that can be used for forming the insulating layer 19 may be a silicon oxide film, a silicon oxynitride film, or a silicon nitride film, but any material that is electrically insulating without passing moisture may be used. In consideration of the size of the contact hole 17, the spin-on glass layer 15 is formed by the insulating layer 19 coated in accordance with the present embodiment with a thickness of, for example, 1000 to 3000 mm 3. Can be prevented from being exposed 17c.

다음으로, 제1도(d)에서와 같이, 접촉홀(17)의 측벽부위의 측벽 스페이서(19a)만을 남겨놓고 나머지 절연층(19)은 모두 제거하는데, 플라즈마를 이용한 이방성 건식식각공정으로서 바람직하게 제거되며, 또한 제1도체층(13)의 배선을 위한 노출부위(17a)의 절연층이 제거된다.Next, as shown in FIG. 1 (d), all of the remaining insulating layer 19 is removed except for the sidewall spacers 19a on the sidewalls of the contact holes 17. Preferably, the anisotropic dry etching process using plasma is used. The insulating layer of the exposed portion 17a for the wiring of the first conductor layer 13 is also removed.

이러한 스페이서(19a)에 의해서 스핀 온 글래스층(15)에 기인한 수분 유출의 영향에 관계없이 이 노출부위(17a)는 산화막이 형성되지 않는다.The spacer 19a does not form an oxide film on the exposed portion 17a irrespective of the influence of moisture outflow due to the spin on glass layer 15.

이어서, 제1도(e)와 같이 형성된 접촉홀(17)을 통해 제2의 도체 배선층(20)을 형성하여 요구된 배선이 이루어진다. 이때 사용되는 제2도체층(20)의 재질로는 텅스텐 등의 내화금속이 바람직하며, 또는 알루미늄 또는 이를 함유하는 화합물이 사용될 수 있다.Subsequently, the second conductor wiring layer 20 is formed through the contact hole 17 formed as shown in FIG. In this case, the material of the second conductor layer 20 used is preferably a refractory metal such as tungsten, or aluminum or a compound containing the same.

첨부된 제2도는 본 발명이 적용된 응용예로서, 스핀 온 글래스층(15,15')이 산화층(14,16,16')을 사이에 두고 다층 형성된 경우에 있어서 적용된 것을 단면으로 도시한 것이다. 종래의 경우라면 2개의 글래스층(15,15')에 의해 유출될 수분량이 배로 증가할 서이나 본 발명에 의해 수분유출에 따른 접촉홀 하부의 제1도체(13)형 표면상에 산화막이 형성되지 않으므로 접촉홀을 통한 제2도체층(20)의 배선이 호적하게 수행될 수 있고 산화막에 의한 접촉불량이 발생되지 않는다.2 is a cross-sectional view showing an application to which the present invention is applied, when the spin-on glass layers 15 and 15 'are formed in a multilayered manner with the oxide layers 14, 16 and 16' interposed therebetween. In the conventional case, the amount of water to be discharged by the two glass layers 15 and 15 ′ is doubled, but an oxide film is formed on the surface of the first conductor 13 type below the contact hole due to water leakage by the present invention. Therefore, the wiring of the second conductor layer 20 through the contact hole may be suitably performed, and contact failure by the oxide film does not occur.

도면에는 2개의 글래스층(15),(15')과 3개의 산화측(14),(16),(16')들이 단면을 표시되어 있다.In the figure, two glass layers 15, 15 'and three oxidation sides 14, 16, 16' are shown in cross section.

이상 설명한 스페이서(19a)는 한편으로는 접촉홀 측벽상에 적절한 경도를 갖고 경사져 형성되기 때문에 이를 경유하여 도체 배선층(20)을 형성할때 그 증착이 용이하다는 잇점을 얻을 수 있다. 따라서 이는 반도체 장치의 신뢰성 향상에 기여하며, 또한 언급한 바대로, 다층레벨의 도체 배선층간의 절연막을 평탕화할 목적으로 사용된 스핀 온 글래스(15,15')에서 유출되는 수분에 의한 제1도체층 표면의 산화를 막아 도체 배선간의 접촉불량이 방지된다.On the one hand, since the spacer 19a described above is formed to be inclined with an appropriate hardness on the sidewalls of the contact holes, the spacer 19a can be easily deposited when the conductor wiring layer 20 is formed. Therefore, this contributes to the improvement of the reliability of the semiconductor device and, as mentioned above, the first conductor by the moisture flowing out of the spin-on glass 15, 15 'used for the purpose of leveling the insulating film between the conductor wiring layers of the multilayer level. The oxidation of the layer surface is prevented to prevent poor contact between the conductor wirings.

Claims

A method for manufacturing a bar conductor device having a multi-level conductor wiring pattern including at least one spin on glass layer, wherein the at least one spin on glass layer for planarization is formed on a first conductor wiring layer patterned on a semiconductor substrate. Forming an oxide layer thereon including an insulating layer, forming a contacting layer for contact between the first conductor wiring layer and the second conductor wiring layer, and partially exposing the contact hole on the sidewall of the formed contact hole. Forming a spacer on the contact hole sidewall with respect to the coated spin-on glass layer, and connecting the first conductor layer and the second conductor layer via the contact hole, wherein the wiring layer has a multilevel structure. A semiconductor device manufacturing method having a pattern.

The method of claim 1, wherein the forming of the contact hole has a multi-level level wiring pattern, characterized in that the photo-etched to the first conductor layer or the photo-etched to remain the oxide layer deposited thereon on the first conductor layer. Semiconductor device manufacturing method.

The method of claim 1, wherein prior to forming the contact hole, an oxide layer, a first conductor wiring layer patterned thereon, a first insulating layer which is subsequently bent, a spin-on glass layer for planarization, and the like are formed on the substrate. A method for manufacturing a semiconductor device having a conductor wiring pattern of a multilevel level, wherein a second oxide layer is laminated.

4. The method of claim 3, wherein the first conductor wiring layer is aluminum or a compound containing the same, and the first insulating layer is formed of silicon oxide or PSG. 5. .

The method of manufacturing a semiconductor device having a conductor wiring pattern having a multilevel level according to claim 4, wherein the first insulating layer has a thickness of 1000 to 3000 kW.

4. The spin-on glass layer applied by the spin coating method does not contain impurities or contains phosphorus, and the temperature condition during the heat treatment curing of the glass layer is 390 ° C. A method of manufacturing a semiconductor device having a conductor wiring pattern of a multi-level level, characterized in that it is made at a nitrogen atmosphere or an oxygen or nitrogen / oxygen composite gas.

4. The semiconductor device manufacturing method of claim 3, wherein the second insulating layer has a thickness of 3000 to 6000 GPa.

The method of claim 1, wherein after forming the contact hole, the insulating layer is coated with an electrically insulating layer that does not penetrate moisture on the entire surface, and the insulating layer in all regions except for the contact hole sidewalls is removed by anisotropic dry etching. A semiconductor device manufacturing method having a multi-level conductor wiring pattern, comprising the steps of:

10. The method of claim 8, wherein the spacer material used is a silicon oxide film, a silicon oxynitride film, or a silicon nitride film.

The method of manufacturing a semiconductor device having a conductor wiring pattern of a multi-level level according to claim 8, wherein the spacer thickness is 1000 to 3000 GPa.

The semiconductor device manufacturing method of claim 1, wherein the second conductor wiring layer is a refractory metal such as tungsten.