KR100192585B1 - Power detection circuit - Google Patents

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Abstract

1. 청구 범위에 기재된 발명이 속한 기술분야:1. Field of the Invention:

반도체 장치의 전원감지회로에 관한 것이다.To a power sensing circuit of a semiconductor device.

2. 발명이 해결하려고 하는 기술적 과제:2. Technical Problems to be Solved by the Invention:

대기상태의 전류가 제로인 저전원전압 제품에 있어서도 사용가능하도록 하여 보다 효율적으로 사용할 수 있는 전원감지회로를 제공함에 있다.The present invention provides a power detection circuit which can be used even in a low power supply voltage product in which the current in the standby state is zero and can be used more efficiently.

3. 발명의 해결방법의 요지:3. The point of the inventive solution:

외부전원의 공급을 감지하여 미리 설정된 시간동안 지연한후 출력하는 전원 감지회로는 상기 외부전원을 입력으로 하여 감지라인으로 제1전압을 제공하기 위한 제1전압공급부와, 상기 감지라인으로 유입되는 전압레벨의 변동에 응답하여 상기 감지라인을 소정시간지연후에 피드백동작에 의해 상기 제1전압을 미리 설정된 전압으로 승압하여 출력하기 위한 제2전압공급부를 구비함을 특징으로 한다.A power sensing circuit for detecting the supply of external power and outputting the power after delaying the power for a predetermined period of time includes a first voltage supplier for supplying the first voltage to the sense line with the external power source as input, And a second voltage supply unit for boosting the first voltage to a predetermined voltage by a feedback operation after a predetermined time delay in response to the variation of the level.

4. 발명의 중요한 용도:4. Important Uses of the Invention:

저전원 반도체 장치에 적합하게 사용된다.It is suitably used for low power semiconductor devices.

Description

전원감지회로Power sensing circuit

제1도는 종래기술의 일실시예에 따라 구성된 전원감지회로의 구체회로도.FIG. 1 is a specific circuit diagram of a power sensing circuit constructed in accordance with an embodiment of the prior art; FIG.

제2도는 본 발명의 실시예에 따라 구성된 전원감지회로의 구체회로도.Figure 2 is a specific circuit diagram of a power sense circuit constructed in accordance with an embodiment of the present invention;

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 파워 업시 구동되는 전원감지회로에 관한 것이다.BACKGROUND OF THE INVENTION Field of the Invention [0001] The present invention relates to a semiconductor memory device, and more particularly, to a power sensing circuit driven at power-up.

현재 사용중인 반도체 장치에서 파워 업(Power up)시 지연(Delay)시킨후 상기 파워 즉 전원을 제공하는 회로는 항상 일정한 전류를 공급하는 방식으로 지연시키게 된다. 이러한 지연방식은 전류를 계속 공급하여야만 하기 때문에 대기상태에서의 전류가 제로(Zero)인 로우 로우 파워(Low Low Power)제품에서는 사용하지 못하고 있다.In the currently used semiconductor device, the power supply, that is, the circuit for supplying power is delayed by a method of supplying a constant current after delays in power up. Such a delay method can not be used in a low-power product in which the current in the standby state is zero because the current must be continuously supplied.

제1도는 종래기술의 일실시예에 따라 구서된 전원감지회로의 구체회로도이다.FIG. 1 is a specific circuit diagram of a power sensing circuit according to an embodiment of the prior art; FIG.

도면에서도 알 수 있는 바와 같이, 외부전원을 공급하기 위한 피모오스 트랜지스터 P1는 노드 NA와 외부전원사이에 채널이 직렬로 접속되고 게이트가 상기 노드 NA에 접속된다. 이 노드 NA와 접지전원사이에는 캐패시터 C1이 접속되어 커플링현상에 의한 접지전원을 상기 피모오스 트랜지스터 P1의 게이트로 인가한다. 상기 노드 NA에는 외부전원이 인가되었을 때 이 노드 NA로 유기되는 전압을 방전시키기 위한 엔모오스 트랜지스터 N1이 접속되고, 이 노드 NA에는 인버어터 I1이 접속된다. 상기 인버어터 I1의 출력단자인 노드 NB에는 외부전원이 인가되었을 때 이 외부전원을 상기 노드 NB로 공급하기 위한 피모오스 트랜지스터 P2가 접속되고, 상기 노드 NB와 출력단자 OUT사이에는 인버어터 I2가 접속된다.As can be seen in the drawing, the phoemus transistor P1 for supplying the external power supply has its channel connected in series between the node NA and the external power supply, and its gate connected to the node NA. A capacitor C1 is connected between the node NA and the ground power source to apply a grounding power due to the coupling phenomenon to the gate of the phimosis transistor P1. An NMOS transistor N1 for discharging a voltage induced at the node NA is connected to the node NA when the external power is applied, and an inverter I1 is connected to the node NA. A node NB, which is an output terminal of the inverter I1, is connected to a phoemus transistor P2 for supplying the external power to the node NB when an external power source is applied. An inverter I2 is connected between the node NB and the output terminal OUT do.

이러한 구성에는 강제적으로 노드 NA와 NB를 통해 전류를 공급 및 방전하는 동작을 수행한다. 즉 대기상태에서도 계속적으로 전원을 공급해 주어야만 한다.In this configuration, an operation of forcibly supplying and discharging a current through the nodes NA and NB is performed. That is, power must be continuously supplied even in the standby state.

따라서, 본 발명의 목적은 계속적인 전원공급없이도 파워업시 지연시킬 수 있는 전원감지회로를 제공함에 있다.SUMMARY OF THE INVENTION Accordingly, it is an object of the present invention to provide a power sensing circuit capable of delaying power-up without continuous power supply.

본 발명의 다른 목적은 대기상태의 전류가 제로인 저전원전압 제품에 있어서도 사용가능하도록 하여 보다 효율적으로 사용할 수 있는 전원감지회로를 제공함에 있다.It is another object of the present invention to provide a power sensing circuit which can be used even in a low power supply voltage product in which the current in the standby state is zero and can be used more efficiently.

상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 따르면, 외부전원의 공급을 감지하여 미리 설정된 시간동안 지연한후 출력하는 전원감지회로는 상기 외부전원을 입력으로 하여 감지라인으로 제1전압을 제공하기 위한 제1전압공급부와, 상기 감지라인으로 유입되는 전압레벨의 변동에 응답하여 상기 감지라인을 소정시간지연후에 피드백동작에 의해 상기 제1전압을 미리설정된 전압으로 승압하여 출력하기 위한 제2전압공급부를 구비함을 특징으로 한다.According to an aspect of the present invention, there is provided a power supply circuit for detecting a supply of an external power supply, delaying the power supply for a predetermined period of time, and outputting the first voltage, A second voltage for boosting the first voltage to a predetermined voltage by a feedback operation after a predetermined time delay in response to a variation in the voltage level flowing into the sensing line, And a supply unit.

여기서, 상기 제1전압공급부는 상기 외부전원과 상기 감지라인사이에 채널이 직렬로 접속되고 게이트는 상기 외부전원에 접속된 엔모오스 트랜지스터이고, 상기 제2전압공급부는 상기 감지라인과 접지전원사이에 접속된 제1캐패시터와, 상기 감지라인에 유입되는 전압을 반전시킨 후 제1노드로 반전된 전압을 공급하는 인버어터와, 상기 반전된 전압에 응답하여 상기 외부전원을 상기 감지라인으로 공급하는 제1트랜지스터로 구성됨을 특징으로 한다.Here, the first voltage supply unit may be a NMOS transistor having a channel connected in series between the external power supply and the sense line and a gate connected to the external power supply, and the second voltage supply unit may be connected between the sense line and the ground power supply An inverter for inverting the voltage applied to the sense line and supplying a voltage inverted to the first node, and a control unit for supplying the external power to the sense line in response to the inverted voltage, 1 transistor.

이하 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Reference will now be made in detail to the preferred embodiments of the present invention, examples of which are illustrated in the accompanying drawings.

도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.It should be noted that the same components and parts of the drawings denote the same reference numerals as far as possible.

제2도는 본 발명의 실시예에 따라 구성된 전원감지회로의 구체회로도이다.FIG. 2 is a specific circuit diagram of a power sensing circuit constructed in accordance with an embodiment of the present invention.

제2도를 참조하면, 노드 ND와 접지전원사이에 접속된 캐패시터 C3와, 상기 노드 ND와 노드 NC사이에 접속된 인버어터와, 상기 노드 NC와 외부전원사이에 접속된 캐패시터 C2와, 상기 노드 NC의 전압레벨의 상태에 따라 상기 노드 ND로 일정레벨의 전압을 공급하는 피모오스 트랜지스터들 P5,P6과, 상기 노드 ND와 상기 외부전원사이에 채널이 직렬로 접속되고 게이트가 상기 외부전원에 접속된 엔모오스 트랜지스터 N3와, 상기 노드 ND와 출력단자 OUT사이에 접속된 인버어터 I3로 구성된다. 이 구성에서 상기 인버어터는 두 피모오스 트랜지스터 P3와 P4 및 엔모오스 트랜지스터 N2로 이루어지며, 상기 트랜지스터 P3는 트랜지스터 P4의 소오스가 직접 외부전원에 연결되었을 경우 노드 ND가 외부전원쪽으로 받는 커플링 현상을 줄여주기 위한 트랜지스터이다.2, there are shown a capacitor C3 connected between a node ND and a ground power supply, an inverter connected between the node ND and a node NC, a capacitor C2 connected between the node NC and an external power supply, The NMOS transistors P5 and P6 for supplying a voltage of a constant level to the node ND according to the state of the voltage level of the NC and a gate connected between the node ND and the external power supply in series and a gate connected to the external power supply An inverter MOS transistor N3 connected between the node ND and the output terminal OUT, and an inverter I3 connected between the node ND and the output terminal OUT. In this configuration, the inverter is composed of two phaetone transistors P3 and P4 and an NMOS transistor N2. When the source of the transistor P4 is directly connected to the external power supply, the transistor P3 performs a coupling phenomenon It is a transistor to reduce.

본 발명의 동작을 살펴보면, 파워 업 초기에는 상기 캐패시터 C2와 C3가 커플링(Coupling)현상에 의하여 각기 노드 NC와 노드 ND를 포지티브 차아지 및 네가티브 차아지한다. 이로 인해 상기 트랜지스터 P6와 N2는 턴오프된다. 한편, 상기 노드 ND에 접속된 게이트를 가지는 피모오스 트랜지스터 P4를 통해 공급되는 전원에 의해 상기 노드 NC의 전압은 계속하여 승압되고 이로 인해 상기 트랜지스터 P6는 더욱 강하게 턴오프된다. 이때, 상기 노드 ND는 상기 트랜지스터 N3를 통하여 공급되는 외부전원으로 인해 문턱전압을 뺀 외부전원이 공급되고, 이 공급되는 전원에 의해 상기 트랜지스터 N2는 턴온됨으로 인해 상기 노드 NC를 그라운드 레벨의 전압으로 강하시킨다. 따라서, 이 강하된 전압은 상기 트랜지스터 P6를 턴온시켜 상기 노드 ND를 VCC포텐샬까지 차아지시키게 된다. 이러한 상기 캐패시터 C2와 C3를 통한 피드백동작은 종료하게 된다.In the operation of the present invention, at the initial stage of power-up, the capacitors C2 and C3 perform positive and negative differences between the node NC and the node ND, respectively, due to a coupling phenomenon. As a result, the transistors P6 and N2 are turned off. On the other hand, the voltage of the node NC is continuously increased by the power supplied through the phimosis transistor P4 having the gate connected to the node ND, whereby the transistor P6 is turned off more strongly. At this time, the node ND is supplied with external power obtained by subtracting a threshold voltage from the external power supplied through the transistor N3, and the transistor N2 is turned on by the supplied power, so that the node NC is lowered to the ground level voltage . Therefore, this lowered voltage turns on the transistor P6 and makes the node ND fall to the VCC potential. The feedback operation through the capacitors C2 and C3 is terminated.

이와 같이, 피드백이 이루어지면서 노드 ND의 차아징이 늦어지기 때문에 노드 ND를 차아지 하는 시간만큼의 지연시간을 얻을 수 있게 된다.In this manner, since the charging of the node ND is delayed due to the feedback, the delay time corresponding to the time required for the node ND to be sensed can be obtained.

상기한 바와 같이 본 발명에 따르면, 계속적인 전원공급없이도 파워 업시 지연시킬 수 있는 이점을 가진다. 또한 본 발명은 대기상태의 전류가 제로인 저전원전압 제품에 있어서도 사용가능하도록 하여 보다 효율적으로 사용할 수 있는 이점을 가진다.As described above, according to the present invention, there is an advantage that power-up can be delayed without continuous power supply. Further, the present invention can be used even in a low power supply voltage product in which the current in the standby state is zero, and has an advantage that it can be used more efficiently.

상기한 본 발명은 도면을 중심으로 예를들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.While the invention has been shown and described with reference to certain preferred embodiments thereof, it will be understood by those skilled in the art that various changes and modifications may be made therein without departing from the spirit and scope of the invention.

Claims (12)

외부전원의 공급을 감지하여 미리 설정된 시간동안 지연한후 출력하는 전원감지회로에 있어서, 상기 외부전원을 입력으로 하여 감지라인으로 제1전압을 제공하기 위한 제1전압공급부와, 상기 감지라인으로 유입되는 전압레벨의 변동에 응답하여 상기 감지라인을 소정시간지연후에 피드백동작에 의해 상기 제1전압을 미리설정된 전압으로 승압하여 출력하기 위한 제2전압공급부를 구비함을 특징으로 하는 전원감지회로.A power detection circuit for detecting a supply of an external power supply and delaying the output for a predetermined period of time, the power supply circuit comprising: a first voltage supplier for receiving the external power supply and providing a first voltage to the sense line; And a second voltage supply unit for boosting the first voltage to a predetermined voltage by a feedback operation after a predetermined time delay in response to a variation of a voltage level of the sensing line. 제1항에 있어서, 상기 제1전압공급부는 상기 외부전원과 상기 감지라인사이에 채널이 직렬로 접속되고 게이트는 상기 외부전원에 접속된 엔모오스 트랜지스터임을 특징으로 하는 전원감지회로.The power detection circuit according to claim 1, wherein the first voltage supply unit is a NMOS transistor having a channel connected in series between the external power supply and the sensing line, and a gate connected to the external power supply. 제1항에 있어서, 상기 제2전압공급부는 상기 감지라인과 접지전원사이에 접속된 제1캐패시터와, 상기 감지라인에 유입되는 전압을 반전시킨후 제1노드로 반전된 전압을 공급하는 인버어터와, 상기 반전된 전압에 응답하여 상기 외부전원을 상기 감지라인으로 공급하는 제1트랜지스터로 구성됨을 특징으로 하는 전원감지회로.The power supply according to claim 1, wherein the second voltage supply unit comprises: a first capacitor connected between the sense line and a ground power supply; an inverter for inverting a voltage applied to the sense line, And a first transistor for supplying the external power supply to the sense line in response to the inverted voltage. 제3항에 있어서, 상기 제1노드와 상기 외부전원사이에 접속된 제2캐패시터를 더 구비함을 특징으로 하는 전원감지회로.4. The power sense circuit of claim 3, further comprising a second capacitor connected between the first node and the external power supply. 제3항에 있어서, 상기 제1트랜지스터는 상기 반전된 전압을 입력으로 하는 게이트단자를 가지는 제1피오스 트랜지스터임을 특징으로 하는 전원감지회로.The power sensing circuit of claim 3, wherein the first transistor is a first pass transistor having a gate terminal receiving the inverted voltage as an input. 제5항에 있어서, 상기 제1피모오스 트랜지스터의 소오스단자와 상기 외부전원사이에 채널이 직렬로 접속되고 게이트단자는 접지전원에 접속된 제2피모오스 트랜지스터를 더 구비함을 특징으로 하는 전원감지회로.6. The power supply according to claim 5, further comprising a second phycocectic transistor having a channel connected in series between a source terminal of the first pho-eye transistor and the external power supply, and a gate terminal connected to a ground power supply Circuit. 제1항에 있어서, 상기 감지라인으로 유입되는 전압레벨의 변동은 초기상태에는 접지전원으로 차아지되고 상기 외부전원의 공급에 따라 그에 상응하는 상기 제1전압으로 차아지되는 전압변동임을 특징으로 하는 전원감지회로.The method of claim 1, wherein the variation of the voltage level that flows into the sensing line is a voltage fluctuation that is charged to the ground power supply in an initial state and is charged to the first voltage corresponding to the supply of the external power supply Power sensing circuit. 제2항에 있어서, 상기 제1전압은 상기 외부전원에서 문턱전압을 강한 전압임을 특징으로 하는 전원감지회로.3. The power sense circuit of claim 2, wherein the first voltage is a strong voltage at the external power supply. 외부전원의 공급을 감지하여 미리 설정된 시간동안 지연한후 출력하는 전원 감지회로에 있어서, 감지라인과 접속되어 상기 외부전원에서 문턱전압을 뺀 제1전압을 상기 감지라인으로 제공하기 위한 제1트랜지스터와, 상기 감지라인과 접지전원사이에 접속된 제1캐패시터와, 상기 감지라인에 유입되는 전압을 반전시킨후 제1노드로 반전된 전압을 공급하는 인버어터와, 상기 제1노드와 상기 외부전원사이에 접속된 제2캐패시터와, 상기 반전된 전압에 응답하여 상기 외부전원을 상기 감지라인으로 공급하는 제2트랜지스터를 구비함을 특징으로 하는 전원감지회로.A first transistor connected to the sense line for providing a first voltage to the sense line after subtracting a threshold voltage from the external power supply; A first capacitor connected between the sensing line and a ground power supply; an inverter for inverting a voltage applied to the sensing line and supplying a voltage inverted to the first node; And a second transistor for supplying the external power supply to the sense line in response to the inverted voltage. 제9항에 있어서, 상기 제1트랜지스터는 상기 외부전원과 상기 감지라인사이에 채널이 직렬로 접속되고 게이트단자는 상기 외부전원과 접속된 엔모오스 트랜지스터임을 특징으로 하는 전원감지회로.10. The power sense circuit as claimed in claim 9, wherein the first transistor is a NMOS transistor having a channel connected in series between the external power source and the sense line, and a gate terminal connected to the external power source. 제9항에 있어서, 상기 제2트랜지스터는 상기 반전된 전압을 입력으로 하는 게이트단자를 가지는 제1피모오스 트랜지스터임을 특징으로 하는 전원감지회로.10. The power sense circuit of claim 9, wherein the second transistor is a first phoose transistor having a gate terminal receiving the inverted voltage. 제11항에 있어서, 상기 제1피모오스 트랜지스터의 소오스단자와 상기 외부전원사이에 채널이 직렬로 접속되고 게이트단자는 접지전원에 접속된 제2피모오스 트랜지스터를 더 구비함을 특징으로 하는 전원감지회로.12. The power supply according to claim 11, further comprising a second phycocectic transistor having a channel connected in series between a source terminal of the first PHOOS transistor and the external power supply, and a gate terminal connected to a ground power source Circuit.
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