KR100190095B1

KR100190095B1 - Semiconductor memory device

Info

Publication number: KR100190095B1
Application number: KR1019960046320A
Authority: KR
Inventors: 차기원
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1996-10-16
Filing date: 1996-10-16
Publication date: 1999-06-01
Also published as: KR19980027521A

Abstract

대기 전류를 감소시킬 수 있는 수단을 구비한 반도체 메모리 장치에 대해 기재되어 있다. 이는, 메인 로우 디코우딩 신호와 서브 로우 디코우딩 신호에 의하여 워드 라인을 활성화시키는 풀업 수단과 상기 서브 로우 디코우딩 신호의 반전신호에 의해 워드 라인을 비활성화시키는 풀 다운 수단이 직렬로 연결된 워드 라인 드라이버 회로에 있어서, 상기 서브 로우 디코우딩 신호의 반전신호의 전압레벨이 상기 서브 로우 디코우딩 신호의 전압레벨 보다 낮은 것을 특징으로 한다. 따라서, 본 발명에 의하면, 대기시 누설전류의 양을 줄일 수 있다.A semiconductor memory device having means for reducing a standby current is described. The pull-down means includes a pull-up means for activating a word line by a main row decode signal and a subrow decoding signal, and a pull-down means for deactivating a word line by an inverted signal of the subrow decoding signal. In the line driver circuit, the voltage level of the inverted signal of the sub-row decoded signal is lower than the voltage level of the sub-row decoded signal. Therefore, according to the present invention, it is possible to reduce the amount of leak current during standby.

Description

Semiconductor memory device

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치에서의 대기 시 전류(stand-by current)를 감소시킬 수 있는 수단을 구비한 반도체 메모리 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a semiconductor memory device having a means capable of reducing a stand-by current in a semiconductor memory device.

반도체 메모리 장치의 대용량화와 더불어 메모리 셀들의 수가 급속히 증가하고, 이와 함께 워드 라인(WL)과 비트 라인(BL) 사이에 브릿지(birdge)가 발생할 확률도 증가한다. 반도체 메모리 장치는 통상적으로 리던던트 셀(redundant cell)을 구비하여, 상기의 워드 라인과 비트 라인의 브릿지에 의해 발생하는 불량(fail) 메모리 셀은 통상적인 리던던트 작업으로 상기의 리던던트 셀로 대체하는 것에 의해 구제한다. 그러나, 상기의 리던던트 작업으로 불량 셀을 리던던트 셀로 대체하더라도 워드 라인과 비트 라인 사이에 형성된 전류 통로에 의하여 지속적으로 전류가 흐르므로 대기 시 전류를 방지할 수 없어 반도체 메모리 장치의 수율이 낮아지는 문제점이 있다.The number of memory cells is rapidly increased along with the increase in the capacity of the semiconductor memory device, and the probability of occurrence of a bridge between the word line WL and the bit line BL also increases. Semiconductor memory devices typically have redundant cells so that fail memory cells caused by the bridges of the word lines and bit lines are replaced by redundant cells in a conventional redundancy operation, do. However, even if the redundant cell is replaced with the redundant cell by the redundancy operation, the current flows continuously through the current path formed between the word line and the bit line, so that the standby current can not be prevented and the yield of the semiconductor memory device is lowered have.

본 발명의 목적은 대기 시 전류를 줄일 수 있는 대기 전류 감소수단을 구비한 반도체 메모리 장치를 제공하는데 있다.It is an object of the present invention to provide a semiconductor memory device having standby current reducing means capable of reducing a standby current.

도 1은 일반적인 반도체 메모리 장치에 있어서, 메모리 셀 어레이와 그 주변회로의 구조를 간략하게 도시한 블록도이다.1 is a block diagram briefly showing a structure of a memory cell array and its peripheral circuits in a general semiconductor memory device.

도 2는 일반적인 로우 어드레스 프리디코딩 회로의 상세회로도이다.2 is a detailed circuit diagram of a general row address pre-decoding circuit.

도 3은 종래의 PXi 발생기의 상세회로도이다.3 is a detailed circuit diagram of a conventional PXi generator.

도 4는 일반적인 서브 워드 라인 드라이버(SWD)의 일 예를 보여주는 상세회로도이다.4 is a detailed circuit diagram showing an example of a general sub word line driver (SWD).

도 5는 일반적인 서브 워드 라인 드라이버의 다른 예를 보여주는 상세회로도이다.5 is a detailed circuit diagram showing another example of a general subword line driver.

도 6은 워드 라인과 비트 라인 사이에 브릿지(bridge)가 발생했을 경우의 전류 통로(path)를 도시한 회로도이다.6 is a circuit diagram showing a current path when a bridge is generated between a word line and a bit line.

도 7은 워드 라인과 비트 라인 사이에 브릿지가 발생할 경우의 대기 시 누설전류를 감소시킬 수 있는 종래의 메모리 장치의 일부분을 도시한 회로도이다.7 is a circuit diagram showing a portion of a conventional memory device capable of reducing the leakage current during standby when a bridge occurs between a word line and a bit line.

도 8은 본 발명의 일 실시예에 의한 PXi 발생기의 회로도이다.8 is a circuit diagram of a PXi generator according to an embodiment of the present invention.

도 9는 본 발명의 다른 실시예에 의한 PXi 발생기의 회로도이다.9 is a circuit diagram of a PXi generator according to another embodiment of the present invention.

상기 목적을 달성하기 위한, 본 발명에 의한 반도체 메모리 장치는, 메인 로우 디코우딩 신호와 서브 로우 디코우딩 신호에 의하여 워드 라인을 활성화시키는 풀업 수단과 상기 서브 로우 디코우딩 신호의 반전신호에 의해 워드 라인을 비활성화시키는 풀 다운 수단이 직렬로 연결된 워드 라인 드라이버 회로에 있어서, 상기 서브 로우 디코우딩 신호의 반전신호의 전압레벨이 상기 서브 로우 디코우딩 신호의 전압레벨 보다 낮은 것을 특징으로 한다.In order to achieve the above object, a semiconductor memory device according to the present invention includes: a pull-up means for activating a word line by a main row decode signal and a sub row decoding signal; Wherein the voltage level of the inverted signal of the sub row decoded signal is lower than the voltage level of the sub row decoded signal in the word line driver circuit in which pull down means for deactivating the word line is connected in series .

따라서, 본 발명에 의한 대기 전류 감소수단을 구비한 반도체 메모리 장치에 의하면, 대기 시 누설전류의 양을 줄일 수 있다.Therefore, according to the semiconductor memory device having the standby current reducing means according to the present invention, the amount of leakage current during standby can be reduced.

이하, 첨부한 도면을 참조하여, 본 발명을 더욱 자세하게 설명하고자 한다. 본 발명의 이해를 돕기 위하여, 본 발명을 상세하게 설명하기에 앞서, 알반적인 반도체 메모리 장치에 대해서 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings. To facilitate understanding of the present invention, prior to describing the present invention in detail, an arbitrary semiconductor memory device will be described.

도 1은 일반적인 반도체 메모리 장치에 있어서, 메모리 셀 어레이와 그 주변회로의 구조를 간략하게 도시한 블록도이다. 본 발명에서는 발명의 목적을 보다 명확히하기 위하여 본 발명과 직접적으로 관련없는 부분의 설명은 생략한다.1 is a block diagram briefly showing a structure of a memory cell array and its peripheral circuits in a general semiconductor memory device. In order to further clarify the object of the present invention, the description of parts which are not directly related to the present invention will be omitted.

상기 반도체 메모리 장치는, 통상적으로, 다수개의 로우 어드레스(row address) 신호(RA2 ∼ RAi)들에 대응하여 다수개의 정상 워드 라인 인에이블(normal word line enable) 신호(NWE0 ∼ NWEi)를 발생시키는 로우 디코더(row decoder) (100)와, 다수개의 칼럼 어드레스(column address) 신호(CA0 ∼ CAi)들에 대응하여 다수개의 칼럼 선택 라인(column select line) 신호를 발생시키는 칼럼 디코더(column decoder) (200)와, 다수개의 메모리 셀들이 로우(row) 방향과 칼럼(column) 방향으로 배치된 메모리 셀 어레이(300)와, 또 다른 다수개의 로우 어드레스 신호(RA1, RA0B, RA1, RA1B)의 조합에 의하여 네 개의 DRAij 신호, 즉 DRA01, DRA0B1, DRA01B, DRA0B1B를 발생시키는 로우 어드레스 프리디코딩(row address predecoding) 회로(400)와, 로우 어드레스 프리 디코딩 회로(400)의 출력을 입력으로하여 PXi와 PXiB 신호를 발생시키는 PXi 발생기(500)와, 로우 디코더(100)의 출력인 NWEi 신호와 PXi 발생기(500)의 출력인 PXi 및 PXiB 신로를 그 입력으로하며 그 출력은 워드 라인과 접속된 서브 워드라인 드라이버(sub(split) word line driver; 이하 SWD라 칭함) (600)으로 구성된다.The semiconductor memory device typically includes a plurality of word line enable signals NWE0 to NWEi that generate a plurality of normal word line enable signals NWE0 to NWEi corresponding to a plurality of row address signals RA2 to RAi, A column decoder 200 for generating a plurality of column select line signals corresponding to a plurality of column address signals CA0 to CAi, A memory cell array 300 in which a plurality of memory cells are arranged in a row direction and a column direction and another plurality of row address signals RA1, RA0B, RA1 and RA1B A row address predecoding circuit 400 for generating four DRAij signals DRA01, DRA0B1, DRA01B and DRA0B1B and a row address pre-decoding circuit 400 for receiving the PXi and PXiB signals Generated A PXi generator 500 and an NWEi signal as an output of the row decoder 100 and PXi and PXiB signals as outputs of the PXi generator 500. The output of the NWEi signal is input to a sub word line driver sub split word line driver (hereinafter referred to as SWD) 600.

상술한 바와 같은 반도체 메모리 장치의 구조는 64M DRAM 이상의 대부분의 반도체 메모리 장치에서 채용하고 있는 구조이다.The structure of the semiconductor memory device as described above is adopted in most semiconductor memory devices of 64M DRAM or more.

도 2는 일반적으로 로우 어드레스 프리디코딩 회로의 상세회로도로서, 이는 네 개의 2입력 내드 게이트(NAND gate) (201 ∼ 204)로 구성된다.2 is a detailed circuit diagram of a row address pre-decoding circuit in general, and it is composed of four 2-input NAND gates 201 to 204. In FIG.

네 개의 상기 낸드 게이트(201 ∼ 204)들은 각각 RA0, RAOB, RA1, RA1B 신호를 조합한 것을 입력으로 하며, 네 개의 DRAij 신호, 즉 DRA01, DRA0B1, DRA01B, DRA0B1B 신호를 출력한다. 상기 DRA01, DRA0B1, DRA01B, DRA0B1B 신호는 대기 상태, 즉 칩 비활성화시에서는 그 값이 H(하이) 상태로 유지되며, 칩 활성화시에는 상기한 네 개의 DRAij 신호 중 하나만 L(로우) 상태로 천이한다.The four NAND gates 201 to 204 receive the combination of RA0, RAOB, RA1 and RA1B signals and output four DRAij signals DRA01, DRA0B1, DRA01B and DRA0B1B. The DRA01, DRA0B1, DRA01B, and DRA0B1B signals are maintained in the H (high) state in the standby state, that is, in the chip inactivation state, and only one of the four DRAij signals transits to the L .

도 3은 종래의 PXi 발생기의 상세회로도로서, 이는, 제 1 인버터(301)와 제 2 인버터(302)의 직렬연결로 구성된다.FIG. 3 is a detailed circuit diagram of a conventional PXi generator, which is constituted by a series connection of a first inverter 301 and a second inverter 302.

상기 제 1 인버터(301)의 입력단과 출력단은 각각 DRAij와 PXi 노드에 접속되며, 상기 제 2 인버터(302)의 입력단과 출력단은 각각 PXi와 PXiB 노드에 접속된다. 따라서, PXi와 PXiB 신호는 칩 대기 상태에서는 각각 L과 H이며, 칩이 활성화되어 네 개의 DRAij 신호 중 하나가 L로 천이하면 천이된 상기의 DRAij 신호에 대응하는 PXi와 PXiB 신호는 각각 L에서 H로, H에서 L로 천이한다.The input and output terminals of the first inverter 301 are connected to DRAij and PXi nodes respectively, and the input and output terminals of the second inverter 302 are connected to the PXi and PXiB nodes, respectively. Thus, the PXi and PXiB signals are L and H in the chip standby state, respectively. When the chip is activated and one of the four DRAij signals transits to L, the PXi and PXiB signals corresponding to the DRAij signal transitioned from L to H , And transitions from H to L.

이때, 상기 제 1 인버터(301) 및 제 2 인버터(302)의 전원전압단자에는 제 1 전원전압(Vcc)이 공급된다.At this time, the first power source voltage Vcc is supplied to the power source voltage terminals of the first inverter 301 and the second inverter 302.

도 4는 일반적인 SWD의 일 예를 보여주는 상세회로도로서, 이는, 네 개의 NMOS 트랜지스터, 즉 제 1 내지 제 4 NMOS 트랜지스터(401 ∼ 404)들로 구성된다.4 is a detailed circuit diagram showing an example of a general SWD, which is composed of four NMOS transistors, that is, first to fourth NMOS transistors 401 to 404.

대기 상태일 때, NWEi, PXi 및 PXiB 신호는 각각 L, L, H 상태이므로 상기 제 4 NMOS 트랜지스터(404)를 턴 온(turn on)시켜 워드 라인(WL)의 전압레벨을 접지전압(Vss) 레벨로 유지하며, 칩이 활성화되어 NWEi 신호가 H로 인에이블(enable)되고 PXi 및 PXiB 신호가 각각 L에서 H로, H에서 L로 천이되면 워드 라인(WL)의 전압 레벨은 미리 정해진 소정의 전압 레벨로 차지 - 업(charge - up)되어 인에이블 된다.The NWEi, PXi, and PXiB signals are in the L, L, and H states, respectively, so that the fourth NMOS transistor 404 is turned on to set the voltage level of the word line WL to the ground voltage Vss, Level, and when the chip is activated and the NWEi signal is enabled to H and the PXi and PXiB signals are transitioned from L to H and H to L, respectively, the voltage level of the word line WL is maintained at a predetermined Is charged up to the voltage level and is enabled.

도 5는 일반적인 SWD의 다른 예를 보여주는 상세회로도로서, 이는, 세 개의 NMOS 트랜지스터, 즉 제5 내지 제7 NMOS 트랜지스터(501 ∼ 503)들로 구성된다.5 is a detailed circuit diagram showing another example of a general SWD, which is composed of three NMOS transistors, that is, fifth to seventh NMOS transistors 501 to 503.

도 1의 로우 디코더(100)에서는 어드레스 조합에 의하여 서로 반대 위상을 갖는 정상 워드 라인 인에이블 신호 NWEi와 NWEiB를 발생시키며, PXi 발생기에서는 PXi 신호만 발생시킨다. 대기 상태일 때, NWEi, NWEiB, PXi은 각각 L, H, L 상태이므로 상기 제7 NMOS 트랜지스터(503)이 턴 온되어 워드 라인(WL)을 접지전압(Vss) 레벨로 유지하며, 칩이 활성화되면 NWEi, NWEiB, PXi가 각각 L에서 H, H에서 L, L에서 H로 천이되면 워드 라인(WL)의 전압 레벨은 미리 정해진 소정의 전압 레벨로 차지 - 업되어 인에이블 된다.In the row decoder 100 of FIG. 1, the normal word line enable signals NWEi and NWEiB having opposite phases are generated by the address combination, and the PXi generator generates only the PXi signal. The NWEi, NWEiB, and PXi are in the L, H, and L states, respectively, so that the seventh NMOS transistor 503 is turned on to maintain the word line WL at the ground voltage (Vss) level, The NWEi, NWEiB, and PXi transition from L to H, H to L, and L to H, respectively, the voltage level of the word line WL is charged up to a predetermined voltage level and enabled.

도 6은 워드 라인과 비트 라인 사이에 브릿지(bridge)가 발생했을 경우의 전류 통로(path)를 도시한 회로도로서, 비트 라인 이퀄라이저(624)와 메모리 셀(626)을 보여준다. 제1 내지 제3 NMOS 트랜지스터(601 내지 603)들은 상기 비트 라인 이퀄라이즈(624)를 구성하고, 제4 NMOS 트랜지스터(604)와 커패시터(605)는 상기 메모리 셀(626)을 구성한다.6 is a circuit diagram showing a current path when a bridge is generated between the word line and the bit line, and shows the bit line equalizer 624 and the memory cell 626. FIG. The first to third NMOS transistors 601 to 603 constitute the bit line equalization 624 and the fourth NMOS transistor 604 and the capacitor 605 constitute the memory cell 626.

비트 라인 이퀄라이저(624)는, 대기 상태 시에는, ψEQ 노드가 H 상태가 되어 제1 내지 제3 NMOS 트랜지스터(601 내지 603)을 모두 턴 온시킴으로써 BL 노드와 BLB 노드의 전압레벨을 VBL 레벨(전원전압/2, 즉 Vcc/2)로 프리차지하고, 칩 활성화시에는, ψEQ 노드가 L 상태로 천이되어 BL 노드 및 BLB 노드의 전압레벨을 소정 레벨로 변환시킨다.In the standby state, the bit line equalizer 624 turns on the voltage levels of the BL node and the BLB node by turning on the first to third NMOS transistors 601 to 603 by setting the? EQ node to the H state to the VBL level Voltage / 2, that is, Vcc / 2), and when the chip is activated, the? EQ node transitions to the L state to convert the voltage level of the BL node and the BLB node to a predetermined level.

메모리 셀(626)은 제4 NMOS 트랜지스터(604)와 커패시터(605)로 구성되어 있는데, 상기 제4 NMOS 트랜지스터(604)의 소오스, 게이트 및 드레인은 각각 상기 커패시터(605)의 노드(607), WL 노드 및 BL 노드와 접속하고 있고, 상기 커패시터(605)의 두 전극, 즉 스토리지 전극과 플레이트 전극은 각각 상기 노드(607)와 Vp 노드에 접속하고 있다. 이때, 상기 Vp 노드의 전압레벨은 셀 플레이트 전압레벨로써, 일반적으로, VBL 레벨과 같이 전원전압/2의 레벨을 갖는다.The memory cell 626 includes a fourth NMOS transistor 604 and a capacitor 605. The source, gate, and drain of the fourth NMOS transistor 604 are connected to the node 607 of the capacitor 605, WL and a BL node, and two electrodes of the capacitor 605, that is, a storage electrode and a plate electrode, are connected to the node 607 and the Vp node, respectively. At this time, the voltage level of the Vp node is the cell plate voltage level, and generally has the level of the power supply voltage / 2 as the VBL level.

상기 제4 NMOS 트랜지스터(604)의 드레인과 게이트 사이에는, 메모리 장치 제조 과정에서 워드 라인 대 비트 라인의 브릿지(606)가 형성될 수 있고, 이는, 워드 라인과 비트 라인 사이의 저항 성분으로 작용한다.Between the drain and gate of the fourth NMOS transistor 604, a word line to bit line bridge 606 may be formed during the memory device fabrication, which acts as a resistive component between the word line and the bit line .

워드 라인과 비트 라인 사이에 상기한 바와 같은 브릿지(606)가 발생할 경우의 대기 시 누설 전류를 살펴보면 아래와 같다.The leakage current at the time of occurrence of the above-mentioned bridge 606 between the word line and the bit line will be described below.

칩 비활성화시, 즉 대기 시, 도 4와 도 5를 참조했을 때, WL 노드의 전압은 접지전압레벨(Vss)로 유지되기 때문에 상기 도 6에 도시된 것과 같은 직류 전류 (Direct Current) I 가 상기 워드 라인과 비트 라인 사이에 발생한다. 이때, 상기 WL 노드의 전압은 접지전압레벨로 유지되기 때문에 직류 전류 I, 즉 대기 시 누설 전류의 크기는 결과적으로 VBL 노드의 전압레벨에 의해 결정된다.4 and 5, since the voltage of the WL node is maintained at the ground voltage level (Vss), the direct current I as shown in FIG. Occurs between the word line and the bit line. At this time, since the voltage of the WL node is maintained at the ground voltage level, the magnitude of the DC current I, that is, the leakage current in the standby state is determined by the voltage level of the VBL node.

대기 시 누설 전류의 증가는 반도체 메모리 장치의 수율을 떨어뜨리는 가장 큰 요인으로, 반도체 메모리 장치의 집적도가 증가할수록 그 발생확률은 더 커진다. 따라서, 대기 시 누설 전류를 감소시킬 수 있는 메모리 장치를 제조하는 것이 시급한 과제이다.The increase in the leakage current during standby is the biggest factor that lowers the yield of the semiconductor memory device, and the probability of occurrence increases as the degree of integration of the semiconductor memory device increases. Therefore, it is an urgent task to manufacture a memory device capable of reducing leakage current in the standby state.

도 7은 워드 라인과 비트 라인 사이에 브릿지가 발생할 경우의 대기 시 누설 전류를 감소시킬 수 있는 종래의 메모리 장치를 도시한 것으로서, 도 6와 같이, 비트 라인 이퀄라이저(624) 및 이와 연결된 메모리 셀(626)을 도시한다. 이는, 1995년 symposium on VLSI circuit Digest of Technical Papers의 P107 ∼ P108에 개재된 논문 Fault - tolerant Designs for 256Mb DRAM을 참조한 것이다.FIG. 7 shows a conventional memory device capable of reducing a leakage current when a bridge occurs between a word line and a bit line. As shown in FIG. 6, a bit line equalizer 624 and a memory cell 626, respectively. This refers to the paper Fault-Tolerant Designs for 256Mb DRAM, which is included in P107 to P108 of the 1995 symposium on VLSI circuit Digest of Technical Papers.

상기한 종래의 메모리 장치는, 도 6에서 설명한 바와 같은 비트 라인 이퀄라이저(624)의 제1 NMOS 트랜지스터(601)와 제2 NMOS 트랜지스터(602)의 일단과 VBL 노드 사이에 DMOS 트랜지스터(Depletion transistor; D) (608)를 더 연결한다. 즉, 제 1 및 제 2 NMOS 트랜지스터(601 및 602)의 드레인은 상기 DMOS 트랜지스터(608)의 소오스와 연결되어 있다.6, a DMOS transistor (Depletion transistor) D is connected between one end of the first NMOS transistor 601 and the second NMOS transistor 602 of the bit line equalizer 624 and the VBL node, ) &Lt; / RTI > That is, the drains of the first and second NMOS transistors 601 and 602 are connected to the source of the DMOS transistor 608.

상기 DMOS 트랜지스터(608)의 게이트와 소오스는 서로 연결되어 있기 때문에, VBL 노드로 입력된 VBL 접압은 DMOS 트랜지스터의 문턱전압 만큼 그 값이 저하된 후 상기 제 1 및 제 2 NMOS 트랜지스터(601 및 602)의 드레인에 공급된다. 따라서, 상기한 대기 시 누설 전류는 DMOS 트랜지스터의 문턱전압에 비례하는 양만큼 저하된다.Since the gate and the source of the DMOS transistor 608 are connected to each other, the VBL voltage input to the VBL node is lowered by the threshold voltage of the DMOS transistor, and then the first and second NMOS transistors 601 and 602 are turned on, As shown in FIG. Therefore, the above-mentioned waiting-time leakage current is reduced by an amount proportional to the threshold voltage of the DMOS transistor.

그러나, 상기한 바와 같은 종래의 메모리 장치에 의하면, 모든 비트 라인 쌍 혹은 다수개의 비트 라인 쌍마다 상기한 DMOS 트랜지스터를 형성하여야 하므로 이 DMOS 트랜지스터들이 차지하는 면적만큼 칩 크기가 증가한다는 단점이 있다.However, according to the conventional memory device, since the DMOS transistor needs to be formed for every bit line pair or a plurality of bit line pairs, the chip size increases by the area occupied by the DMOS transistors.

도 8은 본 발명의 일 실시예에 의한 PXi 발생기의 상세회로도이다.8 is a detailed circuit diagram of a PXi generator according to an embodiment of the present invention.

본 발명의 일 실시예에 의한 PXi 발생기는 그 입력단은 DRAij 노드와 접속하고 그 출력단은 PXi 노드와 접속하는 제1 인버터(801)와 그 입력단은 PXi 노드와 접속하고 그 출력단은 PXiB 노드와 접속하는 제2 인버터(802)로 구성되어 있다.The PXi generator according to an embodiment of the present invention has a first inverter 801 whose input terminal is connected to a DRAij node and whose output terminal is connected to a PXi node and its input terminal is connected to a PXi node and its output terminal is connected to a PXiB node And a second inverter 802.

이때, 상기 제1 인버터(801)의 전원전압단자에는 제1 전원전압(Vcc)이 공급되고, 제2 인버터(802)의 전원전압단자에는 상기 제1 전원전압 보다 낮은 제2 전원전압이 공급된다. 본 발명에서는 상기 제2 인버터(802)의 전원전압단자에 그 전압레벨이 상기 제1 전원전압(Vcc)의 1/2인 상기 VBL 단자 또는 Vp 단자 (도 6 참조)를 연결한다.At this time, the first power source voltage Vcc is supplied to the power source voltage terminal of the first inverter 801, and the second power source voltage lower than the first power source voltage is supplied to the power source voltage terminal of the second inverter 802 . In the present invention, the VBL terminal or the Vp terminal (see FIG. 6) whose voltage level is 1/2 of the first power supply voltage Vcc is connected to the power supply voltage terminal of the second inverter 802.

언급한 도 8의 PXi 발생기의 PXiB 노드는 도 4에 도시한 바와 같은 SWD의 입력단자들 중의 하나와 연결되고, 이 SWD의 출력단자는 워드 라인(WL)과 연결되어 있기 때문에, 결과적으로, 상기 PXiB 노드의 전압레벨을 낮추는 것에 의해 상기한 직류 전류 I를 제한할 수 있다.The PXiB node of the PXi generator of FIG. 8 is connected to one of the input terminals of the SWD as shown in FIG. 4. Since the output terminal of the SWD is connected to the word line WL, the PXiB node of the PXiB The DC current I can be limited by lowering the voltage level of the node.

칩 비활성화시의 PXiB 노드의 전압레벨을 알아보면, 제2 인버터(802)의 전원전압단자가 VBL 단자와 연결되어 있기 때문에, 즉 Vcc/2로 프리차지 되어 있기 때문에 PXiB 노드의 출력값도 VBL 전압레벨(도 3을 참조하면, 종래에는 PXi 발생기의 제1 및 제2 인버터의 전원전압단자 모두가 제1 전원전압(Vcc) 레벨로 고정되어 있다.)이 된다. 이는, SWD(도 4 참조)의 제4 NMOS 트랜지스터(404)를 턴 온시키는 전압값이 낮아지는 것을 의미하기 때문에, 결과적으로, 대기 시 누설 전류의 양이 줄어드는 효과가 발생한다.Since the power supply voltage terminal of the second inverter 802 is connected to the VBL terminal, that is, it is precharged to Vcc / 2, the output level of the PXiB node is also at the VBL voltage level (See FIG. 3, conventionally, both the power supply voltage terminals of the first and second inverters of the PXi generator are fixed at the first power supply voltage (Vcc) level). This means that the voltage value for turning on the fourth NMOS transistor 404 of the SWD (see FIG. 4) is lowered, and as a result, the effect of reducing the amount of leakage current in the standby state occurs.

도 9는 본 발명의 다른 실시예에 의한 PXi 발생기의 상세회로도로서, 제2 인버터(802)의 전원전압단자에 제1 전원전압 보다 레벨이 낮은 제2 전원전압을 공급하는 상기한 일 실시예와는 달리, 제1 전원전압이 공급되는 상기 제2 인버터(802)의 전원전압단자에 DMOS 트랜지스터(803)을 연결하여 이 DMOS 트랜지스터(803)의 문턱전압 만큼 PXiB의 전압레벨을 낮춤으로써 상기 도 8에서 언급한 바와 같은 원리로 직류 전류 I의 값을 제한한다.9 is a detailed circuit diagram of a PXi generator according to another embodiment of the present invention. In this embodiment, the power source voltage terminal of the second inverter 802 is supplied with a second power source voltage lower than the first power source voltage The DMOS transistor 803 is connected to the power supply voltage terminal of the second inverter 802 to which the first power supply voltage is supplied to lower the voltage level of PXiB by the threshold voltage of the DMOS transistor 803, Limit the value of the direct current I to the same principle as mentioned above.

본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.It is obvious that the present invention is not limited to the above embodiments and that many modifications are possible within the technical scope of the present invention by those skilled in the art.

본 발명에 의한 대기 전류 감소수단을 구비한 반도체 메모리 장치에 의하면, 대기 시 누설전류의 양을 줄일 수 있다.According to the semiconductor memory device having the standby current reducing means according to the present invention, the amount of leakage current during standby can be reduced.

Claims

Up means for activating a word line by a main row decode signal and a sub row decoding signal and a pull down means for deactivating a word line by an inverted signal of the sub row decode signal are connected in series to a word line driver In the circuit,

And the voltage level of the inverted signal of the sub row decoding signal is lower than the voltage level of the main row decoded signal.