KR100186299B1 - Cascode amplifier - Google Patents
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Abstract
본 발명은 캐스코드 증폭기에 관한 것으로, 종래에는 1-스테이지로 증폭기를 구현하여 사용하게 되면 씨모스 아날로그/디지탈 변환기에서 필요로 하는 만큼(90dB이상)의 충분한 이득을 얻을 수 없으므로 제2도에서와 같이 2-스테이지 증폭기를 사용하게 되는데 이런 경우에는 파워가 증가하는 문제점이 있다.The present invention relates to a cascode amplifier. In the related art, when the amplifier is implemented by using a one-stage, a gain sufficient as required by a CMOS analog / digital converter (above 90 dB) cannot be obtained. Likewise, a two-stage amplifier is used, in which case there is a problem of increasing power.
따라서, 본 발명은 두개의 차동증폭기와 출력저항 조절부를 갖는 1-스테이지 증폭기로 충분히 높은 이득을 얻을 수 있도록 하고, 파워를 절약할 수 있도록 한다.Accordingly, the present invention allows a one-stage amplifier having two differential amplifiers and an output resistance control unit to obtain a sufficiently high gain and save power.
Description
제1도는 종래 캐스코드 로드(cascode load)를 이용한 폴디드 캐스코드 증폭기의 상세회로도.1 is a detailed circuit diagram of a folded cascode amplifier using a conventional cascode load.
제2도는 제1도의 캐스코드 증폭기를 이용하여 2-스테이지로 구현한 고이득 증폭기의 개략도.2 is a schematic diagram of a high gain amplifier implemented in two stages using the cascode amplifier of FIG.
제3도는 제1도의 출력저항 조절부에서 출력저항을 설명하기 위한 설명도.3 is an explanatory diagram for explaining the output resistance in the output resistance control unit of FIG.
제4도는 본 발명의 캐스코드 증폭기 회로구성도.4 is a circuit diagram of a cascode amplifier circuit of the present invention.
제5도는 제2도에서, 출력저항을 설명하기 위한 부분 회로도.FIG. 5 is a partial circuit diagram for explaining output resistance in FIG.
제6도는 종래 및 본 발명 증폭기의 이득을 보여주는 특성 비교도.6 is a characteristic comparison diagram showing gains of conventional and inventive amplifiers.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
100 : 제1 차동증폭부 200 : 제2 차동증폭부100: first differential amplifier 200: second differential amplifier
300 : 제1 출력저항 조절부 400 : 제2 출력저항 조절부300: first output resistance adjusting unit 400: second output resistance adjusting unit
M1-M14 : 모스 트랜지스터 IN1, IN2 : 입력단M1-M14: MOS transistor IN1, IN2: input terminal
OUT1, OUT2 : 출력단OUT1, OUT2: Output terminal
본 발명은 씨모스 아날로그/디지탈 변환기에서, 고이득 특성을 지니는 증폭값을 얻기 위한 캐스코드 증폭기(cascode op-amp)에 관한 것으로, 특히 씨모스 아날로그/디지탈 변환기에서 파워(power)를 절약하면서 고이득을 얻기 위하여 1-스테이지의 고이득용 폴디드 캐스코드 증폭기를 설계하기 위한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a cascode op-amp for obtaining an amplification value having high gain characteristics in a CMOS analog / digital converter, and in particular, high power savings in a CMOS analog / digital converter. To gain, it is to design a one-stage, high-gain folded cascode amplifier.
종래의 캐스코드 로드(cascode load)를 이용한 폴디드 캐스코드 증폭기의 회로구성은, 제1도에 도시된 바와같이, 두개의 입력단(IN1)(IN2)으로 각각 입력되는 2개의 신호의 차를 증폭하여 출력하는 차동 증폭부(10)와, 모스트랜스터를 다수개 직렬 연결하여 만들어진 캐스코드 로드단을 2-스테이지로 구성하여, 외부로 부터 입력되는 바이어스 전압(B1-B4)에 따라 출력저항을 조절하여 상기 차동 증폭부(10)로 제공하는 출력저항 조절부(20)로 구성된다.The circuit configuration of a folded cascode amplifier using a conventional cascode load amplifies the difference between two signals respectively input to two input terminals IN1 (IN2), as shown in FIG. And the differential amplifier 10 for outputting and the cascode rod end made by connecting a plurality of most current transformers in series to form a two-stage, and output resistance according to the bias voltage (B1-B4) input from the outside. It is composed of an output resistance control unit 20 to provide to the differential amplifier 10 by adjusting.
이와같이 구성된 종래의 기술에 대하여 살펴보면 다음과 같다.Looking at the conventional technology configured as described above are as follows.
씨모스 아날로그/디지탈 변환기에서는 고이득 증폭기가 필요한데, 이 고이득 증폭기를 구현하기 위하여 종래에는 캐스코드 로드(cascode load)를 이용하거나 증폭기의 스테이지 수를 증가시키는 방법을 이용한다.CMOS analog / digital converters require a high gain amplifier, which uses a cascode load or increases the number of stages of the amplifier.
여기서는 캐스코드 로드를 이용하는 방법에 대하여 살펴보기로 하자.Let's take a look at how to use the cascode load.
차동 증폭부(10)의 두 개 입력단(IN1)(IN2)로 각각 서로다른 신호가 입력되면, 그 두 신호의 차에 대하여 증폭하여 출력함에 있어, 출력저항 조절부(20)로 부터 출력되는 출력저항값에 따라 차동 증폭부(10)의 이득이 달라지고 그 이득만큼 증폭하여 출력하는 것이다.When different signals are respectively input to the two input terminals IN1 and IN2 of the differential amplifier 10, the outputs are output from the output resistance adjusting unit 20 in amplifying and outputting the difference between the two signals. The gain of the differential amplifier 10 varies according to the resistance value, and the gain is amplified by the gain.
즉, 제3도에서와 같이 출력저항 조절부(20)의 엔모스 트랜지스터(M3)(M5) 게이트에 서로다른 바이어스 전압(B1)(B2)을 인가하게 되면, 상기 엔모스 트랜지스터(M3)(M5)의 턴온량이 달라지고 이에따라 엔모스 트랜지스터(M5)의 소오스측에 흐르는 출력저항(Ro)은 다음과 같다.That is, when different bias voltages B1 and B2 are applied to the gates of the NMOS transistors M3 and M5 of the output resistance adjusting unit 20 as shown in FIG. 3, the NMOS transistor M3 ( The turn-on amount of M5) is changed, and accordingly, the output resistance Ro flowing to the source side of the NMOS transistor M5 is as follows.
여기서,는 엔모스 트랜지스터(M5)의 트랜스 콘덕턴스이고, γ5와 γ3은 엔모스 트랜지스터(M5)와 (M3)의 드레인과 소오스 노드사이의 저항이다.here, Is the transconductance of the NMOS transistor M5, and γ 5 and γ 3 are resistances between the drain and source node of the NMOS transistors M5 and M3.
그러나, 엔모스 트랜지스터도 저항이 있으므로 실제 노드저항(γ0)은이다.However, since the NMOS transistor also has a resistance, the actual node resistance (γ 0 ) to be.
이때 차동 증폭부(10)의 엔모스 트랜지스터(M1)의 이득(Av)은여기서, gm은 엔모스 트랜지스터(M1)의 트랜스 콘덕턴스이다.At this time, the gain Av of the NMOS transistor M1 of the differential amplifier 10 is Here, g m is the transconductance of the NMOS transistor M1.
그러면, 상기 차동 증폭부(10)의 입력단(IN1)에서부터 출력저항 조절부(20)의 A'점 까지의 이득(AVA')은 아래와 같이 된다.Then, the gain A VA 'from the input terminal IN1 of the differential amplifier 10 to the point A' of the output resistance adjusting unit 20 is as follows.
상기에서와 같은 이득(Av)만큼 차동 증폭부(10)에서 증폭되어 최종 출력단(OUT1)(OUT2)을 통해 최종적으로 출력되는 것이다.As described above, the gain Av is amplified by the differential amplifier 10 and finally output through the final output terminals OUT1 and OUT2.
제1도에서와 같은 구성은 하나의 증폭기를 구성하는 것으로, 제1도에서와 같은 구성을 2-스테이지로 구현하게 되면 제2도에서와 같은 증폭기를 얻게 된다.The configuration as shown in FIG. 1 constitutes one amplifier. When the configuration as shown in FIG. 1 is implemented in two stages, the amplifier as shown in FIG. 2 is obtained.
다시말하면, 차동 증폭부(10)의 증폭기 이득 조절시 제1도의 출력저항 조절부(20)에서 엔모스 및 피모스 트랜지스터(M3, M5, M7, M9), (M4, M6, M8, M10)로 이루어진 캐스코드 로드를 이용하여 출력저항값을 조정한 후 출력하게 되면, 그 출력저항값은 차동 증폭부(10)의 엔모스 트랜지스터(M1)(M2)로 이루어진 증폭기의 이득을 조절하여 주고, 그 이득이 조절된 출력값은 최종 출력단(OUT1)(OUT2)을 통해 출력된다.In other words, the NMOS and PMOS transistors M3, M5, M7, M9, and M4, M6, M8, and M10 may be controlled by the output resistance controller 20 of FIG. 1 when the amplifier gain of the differential amplifier 10 is adjusted. When the output resistance value is adjusted by using a cascode load consisting of the output resistance value, the output resistance value adjusts the gain of the amplifier composed of the NMOS transistors M1 and M2 of the differential amplifier 10, The gain-adjusted output value is output through the final output stage OUT1 (OUT2).
이와같이 동작하는 구성은 가진 회로를 2-스테이지로 구현하게 되면, 제2도에서와 같은 2-스테이지의 고이득 증폭기를 얻을 수 있는 것이다.In this configuration, if the excitation circuit is implemented in two stages, a two stage high gain amplifier as shown in FIG.
그러나, 상기에서와 같은 종래의 기술에 있어서, 1-스테이지로 증폭기를 구현하여 사용하게 되면 씨모스 아날로그/디지탈 변환기에서 필요로 하는 만큼(90dB이상)의 충분한 이득을 얻을 수 없으므로 제2도에서와 같이 2-스테이지 증폭기를 사용하게 되는데 이런 경우에는 파워가 증가하는 문제점이 있다.However, in the conventional technology as described above, if the amplifier is implemented by using a one-stage, sufficient gain (90 dB or more) required by the CMOS analog / digital converter cannot be obtained. Likewise, a two-stage amplifier is used, in which case there is a problem of increasing power.
따라서, 상기에서와 같은 종래의 문제점을 해결하기 위한 본 발명의 목적은 1-스테이지 증폭기로 충분히 높은 이득을 얻을 수 있으며, 파워도 절약할 수 있도록 한 캐스코드 증폭기를 제공함에 있다.Accordingly, an object of the present invention for solving the conventional problems as described above is to provide a cascode amplifier capable of obtaining a sufficiently high gain with a one-stage amplifier and saving power.
상기 목적을 달성하기 위한 본 발명의 캐스코드 증폭기에 대한 회로 구성은, 제4도에 도시한 바와같이, 두 개의 입력단(IN1)(IN2)에 가해진 두 개의 신호의 차를 증폭하여 출력을 얻도록 하는 제1차동증폭부(100)와, 외부로 부터 입력되는 바이어스 전압(B1)(B2)과 상기 제1차동증폭부(100)의 출력전압에 의해 출력저항의 크기를 조절하는 제1, 제2출력저항 조절부(300)(400)와, 상기 제1, 제2출력저항 조절부(300)(400)에서 각각 출력되는 두 출력전압의 차를 증폭하여 상기 제1, 제2출력저항 조절부(300)(400)의 이득을 조절하여 주는 제2차동증폭부(200)로 구성한다.The circuit configuration of the cascode amplifier of the present invention for achieving the above object, as shown in Figure 4, to amplify the difference between the two signals applied to the two input terminals (IN1) (IN2) to obtain an output The first and the first differential amplifier 100, the bias voltage (B1) (B2) input from the outside and the output voltage of the first differential amplifier 100 to adjust the magnitude of the output resistance The first and second output resistance is adjusted by amplifying the difference between the two output voltages output from the second output resistance adjusting unit 300 and 400 and the first and second output resistance adjusting unit 300 and 400, respectively. It consists of a second differential amplifier 200 to adjust the gain of the unit (300, 400).
이와같이 구성된 본 발명의 동작 및 작용효과에 대하여 상세히 설명하면 다음과 같다.When described in detail with respect to the operation and effect of the present invention configured as described above.
제1 차동증폭부(100)의 두 입력단(IN1)(IN2)으로 각각 신호가 인가됨에 따라 피모스 트랜지스터(M11)(M12)가 턴온되고, 바이어스 전압(B1)에 의해 제1, 제2 이득조절부(300)(400)의 엔모스 트랜지스터(M22)(M1)가 각각 턴온되면 전원전압단(VCC)의 전압이 엔모스 트랜지스터(M22)를 통해 제2 차동증폭부(200)의 피모스 트랜지스터(M14) 게이트로 인가됨에 따라 상기 피모스 트랜지스터(M14)는 턴온된다.As signals are applied to the two input terminals IN1 and IN2 of the first differential amplifier 100, the PMOS transistors M11 and M12 are turned on, and the first and second gains are controlled by the bias voltage B1. When the NMOS transistors M22 and M1 of the control unit 300 and 400 are turned on, respectively, the voltage of the power supply voltage terminal VCC is connected to the PMOS of the second differential amplifier 200 through the NMOS transistor M22. As the transistor M14 is applied to the gate, the PMOS transistor M14 is turned on.
마찬가지로, 전원전압단(VCC)의 전압이 제2 이득조절부(400)의 엔모스 트랜지스터(M1)를 통해 제2 차동증폭부(200)의 피모스 트랜지스터(M13) 게이트로 인가됨에 따라 상기 피모스 트랜지스터(M13)도 턴온된다.Similarly, the voltage of the power supply voltage terminal VCC is applied to the PMOS transistor M13 gate of the second differential amplifier 200 through the NMOS transistor M1 of the second gain control unit 400. The MOS transistor M13 is also turned on.
따라서, 이득이 증가하게 되는데, 가령 제1 이득조절부(300)의 엔모스 트랜지스터(M22)와 (M21) 사이를 A라고 하면 제1 차동증폭부(100)의 입력단(IN1)부터 A'까지의 이득은 다음과 같다.Therefore, the gain is increased. For example, A between the NMOS transistors M22 and M21 of the first gain control unit 300 may be A to the input terminals IN1 to A 'of the first differential amplifier 100. The gain of
따라서, 제1도와 제4도에서 입력단(IN1)에서 부터 A'점 까지의 이득을 비교하여 보면 종래에서 본 발명으로 증가시켰다.Thus, comparing the gains from the input terminal IN1 to the point A 'in FIG. 1 and FIG. The present invention Increased.
또한, 캐스코드 로드를 이용하여 출력저항을 비교하여 보기에 앞서 제5도에서와 같이 엔모스 트랜지스터(M22)의 게이트로 바이어스 전압(B1)이 인가됨에 따라 상기 엔모스 트랜지스터(M22)가 턴온되고, 제1차동증폭부(100)로 부터 인가되는 신호출력에 따라 엔모스 트랜지스터(M20)(M21)가 각각 동작하여 상기 엔모스 트랜지스터(M21)의 소오스측의 출력저항은 다음과 같이 얻을 수 있다.In addition, before comparing the output resistance using the cascode load, the NMOS transistor M22 is turned on as the bias voltage B1 is applied to the gate of the NMOS transistor M22 as shown in FIG. 5. In accordance with the signal output from the first differential amplifier 100, the NMOS transistors M20 and M21 operate respectively, so that the output resistance of the source side of the NMOS transistor M21 can be obtained as follows. .
따라서, (1)식의 종래와 (4)식의 본 발명의 출력저항을 비교하여 보면 종래에 비해 gmro만큼 더 커진 것을 알 수 있다.Therefore, when comparing the output resistance of the conventional formula (1) and the present invention of the formula (4), it can be seen that g m r o is larger than the conventional one.
제4도에서와 같은 회로를 구성하여 사용하게 되면, 제6도에서와 같이 종래(S1)에 비해 본 발명(S2)은 충분히 높은 이득을 얻을 수 있음을 알 수 있다.When the circuit shown in FIG. 4 is configured and used, it can be seen that the present invention S2 can obtain a sufficiently high gain as compared with the conventional S1 as shown in FIG.
결국, 바이어스 전압(B1)(B2)을 각각 제1, 제2출력저항 조절부(300)(400)의 엔모스 트랜지스터(M22, M1)(M18, M7)의 게이트에서 입력받아 턴온되고, 두 개의 입력단(IN1)(IN2)으로 입력되는 두 개의 신호를 차를 제1 차동증폭부(100)의 출력전압에 따라 다시 제2 차동증폭부(200)에서 차동 증폭하여 얻은 값에 의해 상기 제1, 제2출력 저항 조절부(300)(400)의 A', B'점에서 출력저항이 얻어지고 그 출력저항에 따른 이득이 얻어진다.As a result, the bias voltages B1 and B2 are input to the gates of the NMOS transistors M22 and M1 (M18 and M7) of the first and second output resistance adjusting units 300 and 400, respectively, and are turned on. The first signal is obtained by differentially amplifying the two signals input to the two input terminals IN1 (IN2) by the second differential amplifier 200 according to the output voltage of the first differential amplifier 100. The output resistance is obtained at points A 'and B' of the second output resistance adjusting units 300 and 400, and a gain corresponding to the output resistance is obtained.
그 얻어진 이득만큼 증폭된 후 최종 출력단(OUT1)(OUT2)을 통해 출력하게 되는 것이다.The gain is amplified by the gain and then output through the final output terminals OUT1 and OUT2.
이때 제1, 제2출력저항 조절부(300)(400)에서 최종 출력단(OUT1)(OUT2) 아래쪽에 위치한 피모스 트랜지스터(M17-M19)(M7-M9)는 캐스코드 로드의 역할을 한다.In this case, the PMOS transistors M17-M19 and M7-M9 positioned below the final output terminals OUT1 and OUT2 in the first and second output resistance adjusting units 300 and 400 serve as a cascode load.
이상에서 상세히 설명한 바와같이 본 발명은 씨모스 아날로그/디지탈 변환기에서 고이득을 얻기 위하여 1-스테이지 증폭기로서 충분히 높은 이득을 얻도록 함과 아울러 파워를 절약할 수 있도록 한 효과가 있다.As described in detail above, the present invention has the effect of achieving a high enough gain as a one-stage amplifier to obtain high gain in the CMOS analog / digital converter and saving power.
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