KR0184492B1 - Current sense amp. - Google Patents

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KR0184492B1
KR0184492B1 KR1019960013876A KR19960013876A KR0184492B1 KR 0184492 B1 KR0184492 B1 KR 0184492B1 KR 1019960013876 A KR1019960013876 A KR 1019960013876A KR 19960013876 A KR19960013876 A KR 19960013876A KR 0184492 B1 KR0184492 B1 KR 0184492B1
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Abstract

1. 청구 범위에 기재된 발명이 속한 기술분야:1. The technical field to which the invention described in the claims belongs:

본 발명은 반도체 메모리 장치의 전류 센스앰프에 관한 것이다.The present invention relates to a current sense amplifier of a semiconductor memory device.

2. 발명이 해결하려고 하는 기술적 과제:2. The technical problem the invention is trying to solve:

본 발명은 고온 또는 저온환경에서 칩 내부의 데이타 라인을 센싱할 때 온도에 변화에 따른 출력전압차이의 유동을 보상하여 신뢰성 있는 센싱을 하기 위한 반도체 메모리 장치의 전류 센스앰프를 제공한다.The present invention provides a current sense amplifier of a semiconductor memory device for performing a reliable sensing by compensating the flow of the output voltage difference according to the change in temperature when sensing the data line inside the chip in a high or low temperature environment.

3. 발명의 해결방법의 요지:3. Summary of the Solution of the Invention:

본 발명은 메모리 쎌로부터의 쎌 데이타에 응답하여 1차 센싱한 상기 쎌 데이타를 데이타 라인 및 상보 데이타 라인으로 전송하여 센싱인에이블 제어신호에 의해 선택되어 2차 센싱하여 제1 및 제2 출력단자로 출력하기 위한 반도체 메모리 장치의 전류 센스앰프에 있어서, 상기 데이타 라인 및 상보 데이타 라인 각각에 각각의 일단이 접속되며 제1전원전압단자에 각각의 타단이 각각 접속되고, 게이트를 전원전압으로 제어하여 상기 데이타 라인 및 상보 데이타 라인의 전압 레벨을 동일하게 설정하는 제1 및 제2 전압설정부와, 상기 제1 및 제2 출력단자 각각에 각각 게이트 단자가 접속되며 상기 데이타 라인 및 상보 데이타 라인 각각에 각각의 일단이 접속되며 각각 타단으로써 상호 게이트에 교차 접속되어 서로의 상기 게이트를 제어하여 양단의 전압차를 가지며 입력저항을 줄이기 위한 저항성분을 가지는 제1 및 제2 래치부와, 일단이 제2전원전압단자에 접속되며 상기 센싱인에이블 제어신호에 의해 선택되며 이에 게이팅되어 전류를 방전하여 센싱을 시작하기 위한 구동부와, 각각의 일단이 상기 구동부의 타단과 공통 접속되며, 상기 제1 및 제2 래치부의 타단에 각각 접속된 제1출력단자 및 제2출력단자에 타단이 각각 접속되고, 게이트 단자가 상기 제1 및 제2 래치부 각각의 타단에 각각 접속되어 일정 전압 레벨차의 출력전압을 상기 제1 및 제2출력단자로 각각 전송하는 제1 및 제2 부하부와, 각각의 일단이 상기 제1출력단자 및 제2출력단자에 각각 접속되며 타단이 상기 구동부의 타단에 공통 접속되고, 상기 게이트가 일정 전압에 의해 제어되어 고온과 저온에서 게이트와 제1출력단자 및 제2출력단자 사이 각각의 제어전압을 조절함과 동시에 상기 일단 및 타단 사이의 전류이동을 제어하여 상기 출력전압의 차이를 일정 레벨로 유지하는 제1 및 제2 전류유지부를 특징으로 한다.The present invention transmits the first data sensed in response to the data from the memory (V) to a data line and a complementary data line, is selected by a sensing enable control signal, and is secondly sensed to the first and second output terminals. A current sense amplifier of a semiconductor memory device for outputting, wherein one end is connected to each of the data line and the complementary data line, and the other end is respectively connected to the first power supply voltage terminal, and the gate is controlled by the power supply voltage. First and second voltage setting units for setting the same voltage level of the data line and the complementary data line, and gate terminals are respectively connected to the first and second output terminals, respectively, respectively. One end of each other is connected, and the other end thereof is cross-connected to the mutual gate to control the gates of each other to First and second latch portions having a difference and a resistance component for reducing an input resistance, and one end of which is connected to a second power supply voltage terminal and is selected by the sensing enable control signal and gated to discharge the current to sense A driving part for starting, and one end of each of which is connected in common with the other ends of the driving part, the other ends of which are connected to the first output terminal and the second output terminal respectively connected to the other ends of the first and second latch parts, respectively; First and second load parts connected to the other ends of the first and second latch parts, respectively, to transmit output voltages having a predetermined voltage level difference to the first and second output terminals, respectively; It is connected to the first output terminal and the second output terminal, respectively, and the other end is commonly connected to the other end of the drive unit, the gate is controlled by a constant voltage, the gate and the first output terminal and the second output at high and low temperature And simultaneously controlling the respective control voltage between the terminals and the first and second current-holding portion characterized in that maintains the difference between the output voltage at a constant level by controlling the current movement between the end and the other end.

4. 발명의 중요한 용도:4. Important uses of the invention:

본 발명은 반도체 메모리 장치에 적합하게 사용된다.The present invention is suitably used for a semiconductor memory device.

Description

온도보상을 가지는 반도체 메모리 장치의 전류 센스앰프Current Sense Amplifier in Semiconductor Memory Device with Temperature Compensation

제1도는 종래 기술의 일실시예로써 전류 센스앰프의 상세회로도.1 is a detailed circuit diagram of a current sense amplifier as an embodiment of the prior art.

제2도는 본 발명의 일실시예에 따른 온도 보상 전류 센스앰프의 상세회로도.2 is a detailed circuit diagram of a temperature compensation current sense amplifier according to an embodiment of the present invention.

제3도는 본 발명의 다른 실시예에 따른 온도 보상 전류 센스앰프의 상세회로도.3 is a detailed circuit diagram of a temperature compensation current sense amplifier according to another embodiment of the present invention.

제4도는 본 발명의 또다른 실시예에 따른 온도 보상 전류 센스앰프의 상세회로도.4 is a detailed circuit diagram of a temperature compensation current sense amplifier according to another embodiment of the present invention.

제5도는 본 발명의 또다른 실시예에 따른 온도 보상 전류 센스앰프의 상세회로도.5 is a detailed circuit diagram of a temperature compensation current sense amplifier according to another embodiment of the present invention.

제6(a), (b)도는 온도 보상 전, 후의 시간 변화에 따른 출력전압차이를 보여주는 도면.6 (a) and 6 (b) show output voltage differences according to time changes before and after temperature compensation.

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 온도의 변화에 따른 출력 스윙을 보호하며 이에 따른 센싱된 출력전압차이의 변화를 보상하여 온도 변화에 대응하여 정상적인 센싱을 할 수 있는 반도체 메모리 장치의 전류 센스앰프에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device. In particular, a current sense of a semiconductor memory device capable of normal sensing in response to a temperature change by protecting an output swing according to a change in temperature and compensating for a change in the sensed output voltage difference. It's about the amplifier.

일반적으로, 다이나믹 램(Dynamic Random Access Memory) 구조에서 메모리 쎌(Memory Cell)에서 리이드(Read)된 데이타는 비트라인 BL, 상보 비트라인 BLB에서 디벨로프(Develope)되어 약 100mV 정도의 전압 차이를 만들고, 어레이(Array)의 비트라인 BL, 상보 비트라인 BLB에 연결되어 있는 센스앰프(Sense Amplifier)는 상기 전압 차이를 논리 하이(High)와 논리 로우(Low)로 디벨로프하기 시작한다. 이때 완전히 디벨로프되기 까지 걸리는 시간이 수십 나노초(nano second: 이하 ns라 칭함) 이상 소요되는 이유로 비트라인 BL, 상보 비트라인 BLB가 어느 정도 디벨로프되면 2차 센싱(Sensing)을 하여 데이타를 신속히 디벨로프 한 뒤 칩 외부로 출력을 하게 된다. 전압 센스앰프(Voltage Sense Amplifier: 이하 VSA라 칭함)는 신호 전달라인 예를 들면 데이타 라인(Data Line: 이하 DIO라 칭함)의 부하가 커질수록 시간 지연이 늘어나기 때문에 최근에는 전술한 2차 센싱을 하기 위해 데이타 라인의 부하의 영향을 거의 받지 않고 데이타 라인의 작은 스윙(Small Swing)이 가능한 전류 센스앰프(Current Sense Amplifier: 이하 CSA라 칭함)를 사용한다. CSA의 원리는 초기 디벨로프시에 발생한 비트라인 BL, 상보 비트라인 BLB의 전압 차이(ΔVBL)가 CSA 입력단의 전류 차이를 만들고 CSA는 이를 감지하여 출력단의 전압으로 증폭하는 것이다. 제1도는 종래 기술의 일실시예로써 전류 센스임프의 상세회로도이다. 제1도를 참조하면, 메모리 쎌 어레이(Momory Cell Array) 3의 쎌 데이타(Cell Data)는 비트라인을 거쳐 비트라인과 연결된 DIO를 통하여 CSA의 입력단에 전달된다. DIO 상의 CSA의 구성은, 소오스(Source)가 내부전원전압 VCC에 접속되고 게이트(Gate)에 접지전압 VSS가 접속되며 드레인(Drain)이 각각 데이타 라인 DIO 및 DIOB에 접속되어 전류 소오스(Source) 역할을 하는 로드 트랜지스터(Load Transistor) MPl1, MP12와, 드레인이 각각 데이타 라인 DIO 및 DIOB에 접속되며 소오스가 각각 노드 N1, N2에 접속되고 게이트가 각각 노드 N2, N1에 접속되어 CSA의 포지티브 피이드 백(Positive Feed Back)을 이용하여 입력 저항을 줄이는 피형 래치구조인 피모오스 트랜지스터들 MP3, MP4과, 노드 N1 및 N2에 각각의 게이트가 접석된 다이오드 접속(게이트 바이아스가 드레인에 접속)을 가지며 드레인 각각이 노드 N1,N2에 접속되며 소오스가 노드 N3에 공통접속되어 출력신호를 출력하는 로드 트랜지스터들 MN1,MN2와, 드레인과 소오스 각각이 노드 N3 및 접지전압단자에 접속되며 게이트가 센싱인에이블 제어신호 ØSAE에 의해 게이팅되어 CSA를 선택하는 엔모오스 트랜지스터 MN3로 구성되어 있다. CSA의 입력 저항의 크기는 피모오스 트랜지스터들 MP3, MP4와 엔모오스 트랜지스터들 MN1,MN2의 전달 콘덕턴스(Transconductance: Gm) 비율에 의하여 결정되며 또한, 출력전압 스윙의 크기는 CSA에 유입되는 입력전류와 엔모오스 트랜지스터 MN1,MN2의 전달 콘덕턴스에 의하여 결정된다. 그러나 이러한 형태의 전류 센스앰프도 온도의 변화가 일어나면 전류를 정확히 센싱할 수가 없는 문제점이 있다.In general, data read from a memory cell in a dynamic random access memory structure is developed at a bit line BL and a complementary bit line BLB to create a voltage difference of about 100 mV. The sense amplifier connected to the bit line BL and the complementary bit line BLB of the array begins to develop the voltage difference to logic high and logic low. At this time, it takes more than a few tens of nanoseconds (hereinafter referred to as ns) to fully develop, so if the bitline BL and the complementary bitline BLB are developed to some extent, secondary sensing is performed to rapidly detect the data. After the rope is output to the chip. Voltage Sense Amplifiers (hereinafter referred to as VSAs) have recently been used in the above-described secondary sensing because the time delay increases as the load of a signal transmission line, for example, a data line (hereinafter referred to as DIO) increases. To this end, a current sense amplifier (hereinafter referred to as a CSA) that uses a small swing of the data line without being affected by the load of the data line is used. The principle of the CSA is that the voltage difference (ΔVBL) between the bitline BL and the complementary bitline BLB that occurs during the initial development makes a difference in the current at the CSA input stage, and the CSA detects it and amplifies it to the voltage at the output stage. 1 is a detailed circuit diagram of a current sense impeller as an embodiment of the prior art. Referring to FIG. 1, cell data of a memory cell array 3 is transferred to an input terminal of a CSA through a bit line via a DIO connected to the bit line. The configuration of the CSA on the DIO is that the source is connected to the internal power supply voltage VCC, the ground voltage VSS is connected to the gate, and the drain is connected to the data lines DIO and DIOB, respectively, to serve as a current source. The load transistors MPl1 and MP12 and the drains are respectively connected to the data lines DIO and DIOB, the sources are respectively connected to the nodes N1 and N2, and the gates are respectively connected to the nodes N2 and N1 so that the positive feed back of the CSA is achieved. PMOS transistors MP3 and MP4, which are shaped latch structures that reduce input resistance by using positive feed back, and diode connections (gate vias connected to drain), respectively, with drains at nodes N1 and N2. Load transistors MN1 and MN2 connected to the nodes N1 and N2 and the source is commonly connected to the node N3 to output an output signal, and the drain and the source are respectively the node N3 and the ground voltage terminal. Connected to and is gated by the enable control signal of the gate is ØSAE sensing it consists yen Mohs transistor MN3 to select a CSA. The magnitude of the input resistance of the CSA is determined by the ratio of the transconductance (Gm) of the PMOS transistors MP3, MP4 and the NMOS transistors MN1, MN2, and the magnitude of the output voltage swing is the input current flowing into the CSA. And the transfer conductance of the NMOS transistors MN1 and MN2. However, this type of current sense amplifier also has a problem that can not accurately sense the current when the temperature changes.

따라서, 본 발명의 목적은 고온 또는 저온환경에서 칩 내부의 데이타 라인을 센싱할 때 온도에 변화에 따른 출력전압차이의 유동을 보상하여 신뢰성 있는 센싱을 하기 위한 반도체 메모리 장치의 전류 센스앰프를 제공함에 있다.Accordingly, an object of the present invention is to provide a current sense amplifier of a semiconductor memory device for performing a reliable sensing by compensating the flow of the output voltage difference according to the temperature change when sensing the data line inside the chip in a high or low temperature environment. have.

본 발명의 다른 목적은 온도 보상 트랜지스터를 구비하여 저온에서 센싱 출력 스윙이 줄어드는 것을 보상하여 정상적인 출력전압차를 얻기 위한 반도체 메모리 장치의 전류 센스앰프를 제공함에 있다.Another object of the present invention is to provide a current sense amplifier of a semiconductor memory device having a temperature compensation transistor to compensate for a decrease in sensing output swing at low temperature to obtain a normal output voltage difference.

본 발명의 또다른 목적은 온도 보상 트랜지스터와 로드 트랜지스터를 병렬 연결하여 크기 비율을 조절하여 온도 변화에 따른 출력전압차의 변화를 없애는 반도체 메모리 장치의 전류 센스앰프를 제공함에 있다.It is still another object of the present invention to provide a current sense amplifier of a semiconductor memory device in which a temperature compensation transistor and a load transistor are connected in parallel to adjust a size ratio to eliminate a change in output voltage difference due to temperature change.

상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 따르면, 메모리 쎌로부터의 쎌 데이타에 응답하여 1차 센싱한 상기 쎌 데이타를 데이타 라인 및 상보 데이타 라인으로 전송하여 센싱인에이블 제어신호에 의해 선택되어 2차 센싱하여 제1 및 제2출력단자로 출력하기 위한 반도체 메모리 장치의 전류 센스앰프에 있어서, 상기 데이타 라인 및 상보 데이타 라인 각각에 각각의 일단이 접속되며 제1전원전압단자에 각각의 타단이 각각 접소되고, 게이트를 전원전압으로 제어하여 상기 데이타 라인 및 상보 데이타 라인의 전압 레벨을 동일하게 설정하는 제1 및 제2 전압설정부와, 상기 제1 및 제2 출력단자 각각에 각각 게이트 단자가 접속되며 상기 데이타 라인 및 상보 데이타 라인 각각에 각각의 일단이 접속되며 각각 타단으로써 상호 게이트에 교차 접속되어 서로의 상기 게이트를 제어하여 양단의 전압차를 가지며 입력저항을 줄이기 위한 저항성분을 가지는 제1 및 제2 래치부와, 일단이 제2전원전압단자에 접속되며 상기 센싱인에이블 제어신호에 의해 선택되며 이에 게이팅되어 전류를 방전하여 센싱을 시작하기 위한 구동부와, 각각의 일단이 상기 구동부의 타단과 공통 접속되며, 상기 제1 및 제2 래치부의 타단에 각각 접속된 제1출력단자 및 제2출력단자에 타단이 각각 접속되고, 게이트 단자가 상기 제1 및 제2 래치부 각각의 타단에 각각 접속되어 일정 전압 레벨차의 출력전압을 상기 제1 및 제2출력단자로 각각 전송하는 제1 및 제2 부하부와, 각각의 일단이 상기 제1출력단자 및 제2출력단자에 각각 접속도며 타단이 상기 구동부의 타단에 공통 접속되고, 상기 게이트가 일정전압에 의해 제어되어 고온과 저온에서 게이트와 제1출력단자 및 제2출력단자 사이 각각의 제어전압을 조절함과 동시에 상기 일단 및 타단 사이의 전류이동을 제어하여 상기 출력전압의 차이를 일정 레벨로 유지하는 제1 및 제2 전류유지부를 가짐을 특징으로 한다.According to the technical idea of the present invention for achieving the above objects, the first sensed data in response to the data from the memory (V) is transferred to the data line and the complementary data line to be selected by the sensing enable control signal; In the current sense amplifier of the semiconductor memory device for the second sensing and output to the first and second output terminal, each end is connected to each of the data line and the complementary data line, and each other end is connected to the first power supply voltage terminal First and second voltage setting units which are respectively connected to each other and control gates to a power supply voltage to equally set voltage levels of the data lines and complementary data lines, and gate terminals are respectively provided to the first and second output terminals. One end of each of which is connected to each of the data line and the complementary data line, and the other end thereof crosses the mutual gate. First and second latch portions connected to control the gates of each other to have a voltage difference between both ends, and having a resistance component for reducing an input resistance, and one end of which is connected to a second power supply voltage terminal and connected to the sensing enable control signal. A first drive terminal and a first output terminal connected to the other ends of the first and second latch parts, respectively, one end of which is commonly connected to the other end of the driving part, and one end of which is gated to discharge the current to start sensing. A second end connected to each of the second output terminals and a gate terminal connected to the other ends of the first and second latch units, respectively, to transmit output voltages having a predetermined voltage level difference to the first and second output terminals, respectively. And a second load portion, each end of which is connected to the first output terminal and the second output terminal, respectively, and the other end of which is commonly connected to the other end of the driving portion, and the gate is controlled by a constant voltage. For example, the first and second output terminals adjust the control voltage between the gate, the first output terminal, and the second output terminal at high temperature and low temperature, and control the current movement between the one end and the other end to maintain the difference of the output voltage at a constant level. And a second current holding unit.

이하 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다.DETAILED DESCRIPTION A detailed description of preferred embodiments of the present invention will now be described with reference to the accompanying drawings.

도면들 중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.It should be noted that like elements and parts in the drawings represent like reference numerals wherever possible.

제2도는 본 발명의 일실시예에 따른 온도 보상 전류 센스앰프의 상세회로도이다. 제2도를 참조하면, 종래의 제1도의 구성과 다른 구성은 엔모오스 트랜지스터들 MN1,MN2 각각에 대해 병렬 접속되며 게이트들이 접지전압 VSS 단자에 접속되어 전류 센스앰프를 온도 변화에 상관없이 정상적인 동작을 할 수 있게 하는 온도 보상 트랜지스터인 피모오스 트랜지스터들 MP3,MP4을 추가로 구성된 부분이다. 상기 병렬 접속된 피모오스 트랜지스터들 MP3,MP4 및 엔모오스 트랜지스터들 MN1,MN2가 고온 예를 들면 섭씨 100도에서는 엔모오스 트랜지스터 MN1,MN2와 피모오스 트랜지스터 MP3,MP4에 모두 전류가 흐르게 된다. 따라서 출력전압들 VOUT,VOUTB는, 외부 예를 들면 데이타 라인쌍 DIO,DIOB로부터 입력되는 전류들의 크기차 다시말하면 두 데이타 라인 DIO 및 DIOB의 전류차 ΔIin과 모오스 트랜지스터들 MP4,MN2,MN3로 이루어지는 모오스 저항과의 곱에 의하여 이루어진다. 저온 예를 들면 섭씨 -5도에서는 모오스 트랜지스터들의 이동도가 증가하여 전류가 증가하고 드레인 소오스간 저항이 작아진다. 따라서 출력전압 VOUT의 레벨이 낮아진다. 따라서 낮아진 출력전압 VOUT 레벨에 의해 온도 보상 피모오스 트랜지스터 MP4의 게이트 소오스간 전압(Vgs4)이 감소하고 또한 몸체 효과(Body Effect)가 발생하여 피모오스 트랜지스터 MP4의 문턱전압(Vt)이 증가한다. 따라서 피모오스 트랜지스터 MP4내의 전류가 감소하게 되어 결과적으로 출력전압 VOUT 레벨을 다시 높이게 된다. 여기에서 병렬 연결된 엔모오스 트랜지스터와 피모오스 트랜지스터의 크기 비율을 조절하면 온도 변화에 따른 출력전압차의 변화가 거의 없게 되는 효과가 있다.2 is a detailed circuit diagram of a temperature compensation current sense amplifier according to an embodiment of the present invention. Referring to FIG. 2, a configuration different from that of the conventional FIG. 1 is connected in parallel to each of the NMOS transistors MN1 and MN2, and gates are connected to the ground voltage VSS terminal to operate the current sense amplifier regardless of temperature change. The PMOS transistors MP3 and MP4, which are temperature compensation transistors, can be further configured. The parallel connected PMOS transistors MP3 and MP4 and the NMOS transistors MN1 and MN2 have high current, for example, at 100 degrees Celsius, so that current flows to both the NMOS transistors MN1 and MN2 and the PMOS transistors MP3 and MP4. Therefore, the output voltages VOUT and VOUTB are a Morse consisting of the current difference ΔIin of the two data lines DIO and DIOB and the MOS transistors MP4, MN2 and MN3, that is, the magnitude difference of the currents inputted from an external data line pair DIO and DIOB. By multiplying by resistance. At low temperatures, for example -5 degrees Celsius, the mobility of MOS transistors increases, increasing current and decreasing drain source resistance. Therefore, the level of the output voltage VOUT is lowered. Therefore, the gate voltage Vgs4 of the temperature compensated PMOS transistor MP4 decreases due to the lowered output voltage VOUT level, and a body effect occurs, thereby increasing the threshold voltage Vt of the PMOS transistor MP4. Thus, the current in the PMOS transistor MP4 is reduced, resulting in a higher output voltage VOUT level. Here, by adjusting the size ratio of the enMOS transistor and the PMOS transistor connected in parallel, there is an effect that there is almost no change in the output voltage difference due to temperature change.

제3도는 본 발명의 다른 실시예에 따른 온도 보상 전류 센스앰프의 상세회로도이다. 제3도를 참조하면, 구성상에서 상기 제2도와 다른 부분은 피모오스 트랜지스터들 MP3,MP4의 게이트 바이아스(Bias)가 엔모오스 트랜지스터들 MN1,MN2의 소오스 노드(Node)인 노드 N2에 연결되게 된다. 이 경우에도 상기 제2도에서와 같이 피모오스 트랜지스터들 MP3,MP4는 전류 센스앰프의 출력 스윙 즉, 출력전압차이가 저온에서 줄어드는 문제를 개선할 수 있는 효과를 가진다.3 is a detailed circuit diagram of a temperature compensation current sense amplifier according to another embodiment of the present invention. Referring to FIG. 3, a portion different from that of FIG. 2 may be configured such that a gate bias of the PMOS transistors MP3 and MP4 is connected to a node N2 which is a source node of the NMOS transistors MN1 and MN2. do. In this case as well, as shown in FIG. 2, the PMOS transistors MP3 and MP4 have an effect of improving the output swing of the current sense amplifier, that is, the problem that the output voltage difference is reduced at low temperature.

제4도는 본 발명의 또다른 실시예에 따른 온도 보상 전류 센스앰프의 상세회로도이다. 제4도를 참조하면, 상기 제2도의 구성과 기본적인 구성은 같으나 다른 구성은 온도 보상 트랜지스터인 피모오스 트랜지스터들 MP3,MP4의 게이트단자들이 음의 전압 레벨인 기판전압 VBB를 입력으로 하고, 엔모오스 트랜지스터들 MN3,MN4의 게이트단자가 CSA 입력단자에 교차접속되는 구성으로 되어 있다. 다시 말하면 피모오스 트랜지스터들 MP3,MP4의 게이트 바이아스로 다이나믹 램(Dynamic RAM)에서 통상적으로 쓰는 네거티브 전압(Negative Voltage)을 공급하는 구성이다. 이와 같은 구성은, 동작전압이 낮아 출력전압들 VOUT, VOUTB가 낮은 레벨에서 스윙할 경우에 충분히 피모오스 트랜지스터들 MP3,MP4를 턴온(Turn-on)시키기 위한 것이다. 여기에서도 상기 제2도와 같이 온도 보상을 통하여 온도 변화에 따른 출력전압차의 변화를 거의 없애는 효과를 가진다.4 is a detailed circuit diagram of a temperature compensated current sense amplifier according to another embodiment of the present invention. Referring to FIG. 4, the basic configuration is the same as that of FIG. 2, but the other configuration is inputted with the substrate voltage VBB at which the gate terminals of the PMOS transistors MP3 and MP4, which are temperature compensation transistors, have a negative voltage level. The gate terminals of the transistors MN3 and MN4 are cross-connected to the CSA input terminal. In other words, the gate bias of the PMOS transistors MP3 and MP4 supplies a negative voltage commonly used in a dynamic RAM. Such a configuration is to turn on the PMOS transistors MP3 and MP4 sufficiently when the operating voltage is low and the output voltages VOUT and VOUTB swing at a low level. Here too, as shown in FIG. 2, the temperature compensation has an effect of almost eliminating the change of the output voltage difference due to the temperature change.

제5도는 본 발명의 또다른 실시예에 따른 온도 보상 전류 센스엠프의 상세회로도이다. 제5도를 참조하면, 상기 제3도의 구성에서 달라진 구성은 피모오스 트랜지스터들 MP3,MP4의 게이트와 드레인 노드가 접지전압 VSS 단자로 연결된 구성을 가진다. 전술한 온도 보상 트랜지스터들인 피모오스 트랜지스터들과 같이 저온에서 전류 센스앰프의 출력 스윙이 줄어드는 문제점을 개선하여 출력전압차를 변동없게 하는 효과를 가진다.5 is a detailed circuit diagram of a temperature compensation current sense amplifier according to another embodiment of the present invention. Referring to FIG. 5, a configuration different from the configuration of FIG. 3 has a configuration in which gates and drain nodes of the PMOS transistors MP3 and MP4 are connected to the ground voltage VSS terminal. Like the PMOS transistors, which are the temperature compensation transistors described above, the output swing of the current sense amplifier is reduced at low temperatures, thereby reducing the output voltage difference.

제6(a), (b)도는 온도 보상 전,후의 시간 변화에 따른 출력전압차이를 보여주는 도면이다. 제6(a), (b)도를 참조하면, 보정전의 센싱된 출력전압차이를 보여주는 도면이 제6(a)도에 나타난다. 양출력단의 출력전압차이가 194mV 및 132mV로서 고른 전압차가 나타나지 않는다. 보정후의 센싱된 출력전압차이를 보여주는 도면이 제6(b)도에 나타난다. 여기서는 양출력단의 출력전압차이가 130mV 및 125mV로서 비교적 고른 전압차가 나타난다. 이로써 온도 변화에 따라 출력전압차이의 변화가 거의 없다는 효과를 알 수 있다.6 (a) and 6 (b) show output voltage differences according to time changes before and after temperature compensation. Referring to FIGS. 6 (a) and 6 (b), a diagram showing the sensed output voltage difference before correction is shown in FIG. 6 (a). The output voltage difference between the two output terminals is 194mV and 132mV, so there is no uniform voltage difference. A diagram showing the sensed output voltage difference after correction is shown in FIG. 6 (b). In this case, the output voltage difference between the two output terminals is 130mV and 125mV, so that the voltage difference is relatively even. As a result, it can be seen that there is almost no change in the output voltage difference according to the temperature change.

상기한 본 발명은 도면을 중심으로 예를 들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.Although the present invention described above is limited to, for example, the drawings, the same will be apparent to those skilled in the art that various changes and modifications can be made without departing from the spirit of the present invention.

Claims (30)

메모리 쎌로부터의 쎌 데이타에 응답하여 1차 센싱한 상기 쎌 데이타를 데이타 라인 및 상보 데이타 라인 및 상보 데이타 라인으로 전송하여 센싱인에이블 제어신호에 의해 선택되어 2차 센싱하여 제1 및 제2출력단자로 출력하기 위한 반도체 메모리 장치의 전류 센스앰프에 있어서, 상기 데이타 라인 및 상보 데이타 라인 각각에 각각의 일단이 접속되며 제1전원전압단자에 각각의 타단이 접속되고, 게이트를 전원전압으로 제어하여 상기 데이타 라인 및 상보 데이타 라인의 전압 레벨을 동일하게 설정하는 제1 및 제2 전압설정부와, 상기 제1 및 제2 출력단자 각각에 각각 게이트 단자가 접속되며 상기 데이타 라인 및 상보 데이타 라인 각각에 각각의 일단이 접속되며 각각 타단으로써 상호 게이트에 교차 접속되어 서로의 상기 게이트를 제어하여 양단의 전압차를 가지며 입력저항을 줄이기 위한 저항성분을 가지는 제1 및 제2 래치부와, 일단이 제2전원전압단자에 접속되며 상기 센싱인에이블 제어신호에 의해 선택되며 이에 게이팅되어 전류를 방전하여 센싱을 시작하기 위한 구동부와, 각각의 일단이 상기 구동부의 타단과 공통 접속되며, 상기 제1 및 제2 래치부의 타단에 각각 접속된 제1출력단자 및 제2출력단자에 타단이 각각 접속되고, 게이트 단자가 상기 제1 및 제2 래치부 각각의 타단에 각각 접속되어 일정 전압 레벨차의 출력전압을 상기 제1 및 제2출력단자로 각각 전송하는 제1 및 제2 부하부와, 각각의 일단이 상기 제1출력단자 및 제2출력단자에 각각 접속되며 타단이 상기 구동부의 타단에 공통 접속되고, 상기 게이트가 일정전압에 의해 제어되어 고온과 저온에서 게이트와 제1출력단자 및 제2출력단자 사이 각각의 제어 전압을 조절함과 동시에 상기 일단 및 타단 사이의 전류이동을 제어하여 상기 출력전압의 차이를 일정 레벨로 유지하는 제1 및 제2 전류유지부를 구비함을 특징으로 하는 반도체 메모리 장치의 전류 센스앰프.The first and second output terminals are first sensed by a sensing enable control signal by transferring the first data sensed in response to the data from the memory cell to a data line, a complementary data line, and a complementary data line. In the current sense amplifier of the semiconductor memory device for outputting the data, the one end is connected to each of the data line and the complementary data line, the other end is connected to the first power supply voltage terminal, the gate is controlled by the power supply voltage First and second voltage setting units for setting the same voltage level of the data line and the complementary data line, and gate terminals are respectively connected to the first and second output terminals, respectively, respectively. One end of each other is connected, and the other end thereof is cross-connected to the mutual gate to control the gates of each other First and second latch portions having a voltage difference and a resistance component for reducing an input resistance, one end of which is connected to a second power supply voltage terminal and is selected by the sensing enable control signal and gated to discharge the current to sense A driving unit for starting the motor, one end of which is commonly connected to the other end of the driving unit, and the other end of which is connected to the first output terminal and the second output terminal respectively connected to the other ends of the first and second latch units, respectively, First and second load parts connected to the other ends of the first and second latch parts, respectively, to transmit output voltages having a predetermined voltage level difference to the first and second output terminals, respectively; Respectively connected to the first output terminal and the second output terminal, the other end of which is commonly connected to the other end of the driving unit, and the gate is controlled by a constant voltage so that the gate and the first output terminal and the second output terminal And a first and a second current holding unit for controlling the respective control voltages between the power terminals and controlling the current movement between the one end and the other end to maintain the difference in the output voltage at a constant level. Current sense amplifier of the device. 제1항에 있어서, 상기 제1 및 제2 전압설정부가 각각 상기 데이타 라인 및 상보 데이타 라인을 논리 하이상태의 전압 레벨로 유지함을 특징으로 하는 반도체 메모리 장치의 전류 센스앰프.The current sense amplifier of claim 1, wherein the first and second voltage setting units maintain the data line and the complementary data line at a logic high state voltage level, respectively. 제1항에 있어서, 상기 제1 및 제2 전압설정부가 모오스 트랜지스터들임을 특징으로 하는 반도체 메모리 장치의 전류 센스앰프.The current sense amplifier of claim 1, wherein the first and second voltage setting units are MOS transistors. 제3항에 있어서, 상기 모오스 트랜지스터들이 각각 피모오스 트랜지스터들임을 특징으로 하는 반도체 메모리 장치의 전류 센스앰프.4. The current sense amplifier of claim 3, wherein the MOS transistors are PMOS transistors, respectively. 제3항에 있어서, 상기 모오스 트랜지스터들이 각각 엔모오스 트랜지스터들임을 특징으로 하는 반도체 메모리 장치의 전류 센스앰프.The current sense amplifier of claim 3, wherein each of the MOS transistors is an NMOS transistor. 제1항 또는 제4항에 있어서, 상기 제1 및 제2 전압설정부의 상기 전원전압이 모두 제2전원전압임을 특징으로 하는 반도체 메모리 장치의 전류 센스앰프.The current sense amplifier of claim 1, wherein the power supply voltages of the first and second voltage setting units are all second power supply voltages. 6. 제6항에 있어서, 상기 제2전원전압이 접지전압임을 특징으로 하는 반도체 메모리 장치의 전류 센스앰프.The current sense amplifier of claim 6, wherein the second power supply voltage is a ground voltage. 제1항 또는 제5항에 있어서, 상기 제1 및 제2 전압설정부의 상기 전원전압이 모두 제1전원전압임을 특징으로 하는 반도체 메모리 장치의 전류 센스앰프.6. The current sense amplifier of claim 1, wherein the power supply voltages of the first and second voltage setting units are all first power supply voltages. 7. 제8항에 있어서, 상기 제1전원전압이 상기 내부전원전압임을 특징으로 하는 반도체 메모리 장치의 전류 센스앰프.The current sense amplifier of claim 8, wherein the first power supply voltage is the internal power supply voltage. 제1항에 있어서, 상기 제1전원전압이 상기 내부전원전압임을 특징으로 하는 반도체 메모리 장치의 전류 센스앰프.The current sense amplifier of claim 1, wherein the first power supply voltage is the internal power supply voltage. 제1항에 있어서, 상기 제2전원전압이 접지전압임을 특징으로 하는 반도체 메모리 장치의 전류 센스앰프.The current sense amplifier of claim 1, wherein the second power supply voltage is a ground voltage. 제1항에 있어서, 상기 제1 및 제2 전류유지부의 상기 일정전압이 접지전압임을 특징으로 하는 반도체 메모리 장치의 전류 센스앰프.The current sense amplifier of claim 1, wherein the constant voltage of the first and second current holding units is a ground voltage. 제1항에 있어서, 상기 제1 및 제2 전류유지부의 상기 제어전압이 게이트 소오스간 전압임을 특징으로 하는 반도체 메모리 장치의 전류 센스앰프.The current sense amplifier of claim 1, wherein the control voltages of the first and second current holding units are gate-to-gate voltages. 제1항에 있어서, 상기 제1 및 제2 전류유지부가 각각 피모오스 트랜지스터들임을 특징으로 하는 반도체 메모리 장치의 전류 센스앰프.The current sense amplifier of claim 1, wherein the first and second current holding units are PMOS transistors, respectively. 제1항 또는 제14항에 있어서, 상기 제1 및 제2 전류유지부가 각각 상기 구동부의 타단에 상기 게이트 단자가 공통 접속된 다이오드 접속으로 이루어짐을 특징으로 하는 반도체 메모리 장치의 전류 센스앰프.15. The current sense amplifier of the semiconductor memory device according to claim 1 or 14, wherein the first and second current holding portions each comprise a diode connection in which the gate terminal is commonly connected to the other end of the driving portion. 메모리 쎌로부터의 쎌 데이타에 응답하여 1차 센싱한 상기 쎌 데이타를 데이타 라인 및 상보 데이타 라인으로 전송하여 센싱인에이블 제어신호에 의해 선택되어 2차 센싱하여 제1 및 제2출력단자로 출력하기 위한 반도체 메모리 장치의 전류 센스앰프에 있어서, 상기 데이타 라인 및 상보 데이타 라인 각각에 각각의 일단이 접속되며 제1전원전압단자에 각각의 타단이 각각 접속되고, 게이트를 전원전압으로 제어하여 상기 데이타 라인 및 상보 데이타 라인의 전압 레벨을 동일하게 설정하는 제1 및 제2 전압설정부와, 상기 데이타 라인 및 상보 데이타 라인 각각에 각각의 일단이 접속되며 각각 타단으로써 상호 게이트에 교차 접속되어 서로의 상기 게이트를 제어하여 양단의 전압차를 가지며 입력저항을 줄이기 위한 저항성분을 가지는 제1 및 제2 래치부와, 일단이 제2전원전압단자에 접속되며 상기 센싱인에이블 제어신호에 의해 선택되며 이에 게이팅되어 전류를 방전하여 센싱을 시작하기 위한 구동부와, 각각의 게이트 단자가 상기 상보 데이타 라인 및 데이타 라인 각각에 접속되며, 각각의 일단이 상기 구동부의 타단과 공통 접속되고, 상기 제1 및 제2 래치부의 타단에 각각 접속된 제1출력단자 및 제2출력단자에 타단이 각각 접속되어 일정 전압 레벨차의 출력전압을 상기 제1 및 제2출력단자로 전송하는 제1 및 제2 부하부와, 각각의 일단이 상기 제1출력단자 및 제2출력단자에 각각 접속되며 타단이 상기 구동부의 타단에 공통 접속되고, 상기 게이트가 일정전압에 의해 제어되어 고온과 저온에서 게이트와 제1출력단자 및 제2출력단자 사이 각각의 제어전압을 조절함과 동시에 상기 일단 및 타단 사이의 전류이동을 제어하여 상기 출력전압의 차이를 일정 레벨로 유지하는 제1 및 제2 전류유지부를 구비함을 특징으로 하는 반도체 메모리 장치의 전류 센스앰프.The primary data sensed in response to the data from the memory module is transferred to a data line and a complementary data line, and the second data is selected by the sensing enable control signal to be second sensed and outputted to the first and second output terminals. In the current sense amplifier of the semiconductor memory device, one end of each of the data line and the complementary data line is connected, the other end of each is connected to a first power supply voltage terminal, the gate is controlled by the power supply voltage and the data line and First and second voltage setting units for equally setting the voltage level of the complementary data line, and one end of each of the data line and the complementary data line are connected to each other and cross-connected to the other gate, respectively. First and second latch portions having a resistance component for reducing the input resistance by controlling the voltage difference between both ends A driver connected to the second power supply voltage terminal and selected by the sensing enable control signal to be gated to discharge current to start sensing; and each gate terminal of the complementary data line and the data line, respectively. Each end is connected to the other end of the driving unit in common, and the other end is connected to the first output terminal and the second output terminal respectively connected to the other end of the first and second latch sections, respectively, First and second load parts for transmitting an output voltage to the first and second output terminals, one end of each of which is connected to the first output terminal and the second output terminal, and the other end of which is commonly connected to the other end of the driver; The gate is controlled by a constant voltage to adjust the respective control voltages between the gate, the first output terminal and the second output terminal at high and low temperatures, and at the same time, the one end and the other end. By the movement of the current-controlled current sense amplifier of the semiconductor memory device characterized by comprising first and second current-holding portion for holding the difference between the output voltage at a constant level. 제16항에 있어서, 상기 제1 및 제2 전압설정부가 각각 상기 데이타 라인 및 상보 데이타라인을 논리 하이상태의 레벨로 유지함을 특징으로 하는 반도체 메모리 장치의 전류 센스앰프.17. The current sense amplifier of claim 16, wherein the first and second voltage setting sections maintain the data line and the complementary data line at logic high states, respectively. 제16항에 있어서, 상기 제1 및 제2 전압설정부가 모오스 트랜지스터들임을 특징으로 하는 반도체 메모리 장치의 전류 센스앰프.17. The current sense amplifier of claim 16, wherein the first and second voltage setting units are Morse transistors. 제18항에 있어서, 상기 모오스 트랜지스터들이 각각 피모오스 트랜지스터들임을 특징으로 하는 반도체 메모리 장치의 전류 센스앰프.19. The current sense amplifier of claim 18, wherein the MOS transistors are PMOS transistors, respectively. 제18항에 있어서, 상기 모오스 트랜지스터들이 각각 피모오스 트랜지스터들임을 특징으로 하는 반도체 메모리 장치의 전류 센스앰프.19. The current sense amplifier of claim 18, wherein the MOS transistors are PMOS transistors, respectively. 제16항 또는 제19항에 있어서, 상기 제1 및 제2 전압설정부의 상기 전원전압이 모두 제2전원전압임을 특징으로 하는 반도체 메모리 장치의 전류 센스앰프.20. The current sense amplifier of claim 16 or 19, wherein the power supply voltages of the first and second voltage setting units are all second power supply voltages. 제21항에 있어서, 상기 제2전원전압이 접지전압임을 특징으로 하는 반도체 메모리 장치의 전류 센스앰프.The current sense amplifier of claim 21, wherein the second power supply voltage is a ground voltage. 제16항 또는 제20항에 있어서, 상기 제1 및 제2 전압설정부의 상기 전원전압이 모두 제1전원전압임을 특징으로 하는 반도체 메모리 장치의 전류 센스앰프.21. The current sense amplifier of the semiconductor memory device according to claim 16 or 20, wherein the power supply voltages of the first and second voltage setting units are all first power supply voltages. 제23항에 있어서, 상기 제1전원전압이 상기 내부전원전압임을 특징으로 하는 반도체 메모리 장치의 전류 센스앰프.The current sense amplifier of claim 23, wherein the first power supply voltage is the internal power supply voltage. 제16항에 있어서, 상기 제1전원전압이 상기 내부전원전압임을 특징으로 하는 반도체 메모리 장치의 전류 센스앰프.17. The current sense amplifier of claim 16, wherein the first power supply voltage is the internal power supply voltage. 제16항에 있어서, 상기 제2전원전압이 접지전압임을 특징으로 하는 반도체 메모리 장치의 전류 센스앰프.17. The current sense amplifier of claim 16, wherein the second power supply voltage is a ground voltage. 제16항에 있어서, 상기 제1 및 제2 전류유지부의 상기 일정전압이 기판전압임을 특징으로 하는 반도체 메모리 장치의 전류 센스앰프.18. The current sense amplifier of claim 16, wherein the constant voltage of the first and second current holding portions is a substrate voltage. 제16항에 있어서, 상기 제1 및 제2 전류유지부의 상기 제어전압이 게이트 소오스간 전압임을 특징으로 하는 반도체 메모리 장치의 전류 센스앰프.17. The current sense amplifier of claim 16, wherein the control voltage of the first and second current holding portions is a voltage between gate sources. 제16항에 있어서, 상기 제1 및 제2 전류유지부가 각각 피모오스 트랜지스터들임을 특징으로 하는 반도체 메모리 장치의 전류 센스앰프.The current sense amplifier of claim 16, wherein the first and second current holding units are PMOS transistors, respectively. 제16항 또는 제29항에 있어서, 상기 제1 및 제2 전류유지부가 각각 상기 접지전압단자에 다이오드 접속되어 제어됨을 특징으로 하는 반도체 메모리 장치의 전류 센스앰프.30. The current sense amplifier of the semiconductor memory device according to claim 16 or 29, wherein the first and second current holding portions are controlled by diode connection to the ground voltage terminal, respectively.
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