KR0183792B1 - Non-volatile memory apparatus and its manufacturing method - Google Patents
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Abstract
본 발명은 비휘발성 메모리장치 및 그 제조방법에 관한 것으로, 이는, 제1도전형의 반도체기판에 소자형성영역과 분리영역을 정의하기 위하여 형성된 필드산화막, 소자형성영역의 반도체기판 상에 형성된 제1절연막, 제1절연막 및 필드산화막의 일부분에 연장되어 형성된 제1도전층, 상기 제1도전층 위에 형성된 층간절연막 및 층간절연막 위에 형성된 제2도전층을 구비한 비휘발성 메모리장치에 있어서, 필드산화막의 일부분에 연결되어 형성된 제1도전층들 사이의 필드산화막위에 절연막을 더 구비하는 것을 특징으로 한다. 따라서, 도전층 위에 형성되는 절연막들의 식각시에 도전층을 산화시켜 형성된 절연막을 모두 식각하더라도 처음 형성된 필드산화막이 손실되는 종래의 문제점을 해결할 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a nonvolatile memory device and a method of manufacturing the same, which includes a field oxide film formed on a semiconductor substrate of a first conductive type to define an element formation region and a separation region, and a first oxide layer formed on a semiconductor substrate of an element formation region. A non-volatile memory device comprising: an insulating film, a first insulating film and a first conductive layer extending over a portion of a field oxide film, an interlayer insulating film formed on the first conductive layer, and a second conductive layer formed on the interlayer insulating film. An insulating film is further provided on the field oxide film between the first conductive layers connected to a portion. Therefore, even if all of the insulating films formed by oxidizing the conductive layer during the etching of the insulating films formed on the conductive layer can be solved the conventional problem that the first field oxide film is lost.
Description
제1도는 플로팅 게이트를 구비한 비휘발성 메모리장치의 셀 어레이를 개략적으로 나타낸 평면도.1 is a plan view schematically illustrating a cell array of a nonvolatile memory device having a floating gate.
제2a도 내지 제2d도는 종래 비휘발성 메모리장치의 제조방법을 도시한 공정순서도.2A to 2D are process flowcharts showing a manufacturing method of a conventional nonvolatile memory device.
제3도는 본 발명에 따른 비휘발성 메모리장치를 나타낸 단면도.3 is a cross-sectional view showing a nonvolatile memory device according to the present invention.
제4a도 내지 제4g도는 본 발명에 따른 비휘발성 메모리장치의 일 실시예의 제조방법을 도시한 공정순서도이다.4A to 4G are process flow charts showing a manufacturing method of an embodiment of a nonvolatile memory device according to the present invention.
본 발명은 비휘발성 메모리장치 및 그 제조방법에 관한 것으로, 특히 플로팅 게이트를 구비하는 비휘발성 메모리장치 및 그 제조방법에 관한 것이다.The present invention relates to a nonvolatile memory device and a method of manufacturing the same, and more particularly, to a nonvolatile memory device having a floating gate and a method of manufacturing the same.
데이터 처리 시스템(data processing system)에 있어서 정보를 저장하는 메모리장치를 기억유지라는 관점에서 분류하면, 휘발성(volatile) 메모리와 비휘발성(nonvolatile) 메모리로 나눌 수 있다.When a memory device that stores information in a data processing system is classified from the viewpoint of storage and retention, it can be divided into volatile memory and nonvolatile memory.
휘발성 메모리는 전원공급이 중단되면 메모리 내용이 소멸되는 반면, 비휘발성 메모리는 전원공급이 중단되더라도 메모리 내용이 소멸되지 않고 유지되는 성질을 지닌다.Volatile memory loses its contents when its power supply is interrupted, whereas nonvolatile memory retains its contents even when its power supply is interrupted.
상기 비휘발성 메모리는 ROM(Read Only Memory), PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM)으로분류할 수 있다. 특히 전기적 방법을 이 하여 데이터를 프고그램하고 소거(erase)할 수 있는 EEPROM에 대한 수요가 증가하고 있고, EEPROM 중 일괄소거 기능을 가진 메모리를 플래쉬 메모리(flash memory)라고 한다.The nonvolatile memory may be classified into a read only memory (ROM), a programmable ROM (PROM), an erasable PROM (EPROM), and an electrically EPROM (EEPROM). In particular, the demand for an EEPROM capable of programming and erasing data has increased due to electrical methods. The memory having a batch erasing function among the EEPROMs is called a flash memory.
상기 비휘발성 메모리로서 EEPROM은 일반적으로 절연막으로 둘러쌓인 플로팅 게이트(floating gate)와 이 플로팅 게이트를 콘트롤 하는 콜트롤 게이트(control gate)가 적층된 구조를 갖는 셀 트랜지스터(cell transistor)와 이 셀 트랜지스터를 구동시키는 주변회로인 MOS 트랜짓터로 구성되어 있다.As the nonvolatile memory, an EEPROM generally includes a cell transistor and a cell transistor in which a floating gate surrounded by an insulating layer and a control gate for controlling the floating gate are stacked. It is composed of MOS transistor which is a peripheral circuit to drive.
이와같은 플로팅 게이트를 갖는 비휘발성 메모리는 대체로 기판과 플로팅 게이트 사이에 있는 얇은 유전막을 통해 터널링 인젝션(tunneling injection) 혹은 핫 캐리어 인젝션(hot carrier injection)을 이용하여 전하를 플로팅 게이트에 저장함으로써 데이터를 보유하게 된다. 이때 플로팅 게이트에 인가되는 전압의 크기는 상기 얇은 유전막의 캐패시턴스와 플로팅 게이트와 콘트롤 게이트 사이에 있는 층간절연막의 캐패시턴스의 커플링비(coupling ratio)에 콘트롤 게이트에 인가된 전압의 곱으로 주어진다.Nonvolatile memories with such floating gates typically retain data by storing charge in the floating gate using tunneling injection or hot carrier injection through a thin dielectric layer between the substrate and the floating gate. Done. In this case, the magnitude of the voltage applied to the floating gate is given as the product of the voltage applied to the control gate and the coupling ratio of the capacitance of the thin dielectric layer and the capacitance of the interlayer insulating layer between the floating gate and the control gate.
제1도는 플로팅 게이트를 구비한 비휘발성 메모리장치의 셀 어레이를 개략적으로 나타낸 평면도이다. 도면부호 100'는 소자형성을 위한 액티브(active) 영역을, 101은 소자분리영역인 필드산화막을, WL1 내지 WLn은 워드라인(word line)인 콘트롤 게이트를, F는 플로팅 게이트를 각각 나타낸다.1 is a plan view schematically illustrating a cell array of a nonvolatile memory device having a floating gate. Reference numeral 100 'denotes an active region for device formation, 101 denotes a field oxide film as an isolation region, WL1 to WLn denote a control gate which is a word line, and F denotes a floating gate.
제1도를 참조하면, 먼저 소자형성을 위한 액티브영역(100')과 소자분리영역인 필드산화막(101)이 서로 번갈아 반복되면서 스트라이프(strip)상으로 형성되어 있고, 상기 액티브영역(100') 및 필드산화막(101)과 교차되도록 콘트롤 게이트인 워드라인(WL1∼WLn)이 형성되되 상기 액티브영역(100')과 교차되는 부분에 플로팅 게이트(F)를 포함하도록 형성되어 셀 트랜지스터를 구성한다. 즉, 하나의 워드라인에 다수의 플로팅 게이트를 구비함으로서 다수의 셀 트랜지스터를 형성한다.Referring to FIG. 1, first, an active region 100 ′ for forming an element and a field oxide film 101, which is an isolation region, are alternately formed to form a stripe, and the active region 100 ′ is formed. And word lines WL1 to WLn, which are control gates, are formed to intersect the field oxide film 101, but include a floating gate F at a portion crossing the active region 100 'to form a cell transistor. That is, a plurality of cell transistors are formed by providing a plurality of floating gates in one word line.
제2a도 내지 제2d도는 종래 비휘발성 메모리장치의 제조방법을 도시한 공정순서도이다.2A to 2D are process flow charts showing a conventional method for manufacturing a nonvolatile memory device.
제2a도는 제1도전층(12) 패턴의 형성공정을 도시한 것으로, 먼저 제1도전형, 예컨대 p형 반도체기판(100) 상에 소자형성을 위한 액티브영역과 소자분리영역인 필드산화막(101)을 상기 제1도에 도시된 바와 같이 서로 번갈아 반복되도록 형성한 후, 상기 필드산화막(101) 아래에 채널반전을 방지하기 위한 채널스톱층(103) 예컨대 p+영역을 형성한다. 계속해서 상기 액티브영역상에 제1절연막(10) 예컨대 산화막을 소정두께 예컨대 90Å 정도의 얇은 두께로 형성한 후, 결과물 전면에 플로팅 게이트를 형성하기 위한 제1도전층 예컨대 불순물이 도우핑된 다결정실리콘을 침적하고, 상기 제1도전층 위에 포토레지스트 도포, 마스크 노광 및 현상 등의 공정을 거쳐 소정의 포토레지스터 패턴(PR)을 형성하며, 이 포토레지스터 패턴을 적용하여 상기 제1도전층을 식각함으로써 제1도전층(12) 패턴을 형성한다.FIG. 2A illustrates a process of forming the first conductive layer 12 pattern. First, the field oxide film 101 serving as an active region and an isolation region for forming elements on the first conductive type, for example, the p-type semiconductor substrate 100, is illustrated. ) Is alternately repeated as shown in FIG. 1, and then a channel stop layer 103, for example, a p + region is formed under the field oxide film 101 to prevent channel inversion. Subsequently, after forming the first insulating film 10, for example, an oxide film, on the active region to a predetermined thickness, for example, a thin film of about 90 kV, the first conductive layer, for example, polycrystalline silicon doped with impurities, for forming a floating gate on the entire surface of the resultant product. Is deposited, and a predetermined photoresist pattern PR is formed on the first conductive layer through photoresist coating, mask exposure, and development, and the like is etched by applying the photoresist pattern. The first conductive layer 12 pattern is formed.
제2b도는 제2절연막(14) 및 제2도전층(20)의 형성공정을 도시한 것으로, 먼저 제2a도 공정후 포토레지스트 패턴을 제거하고, 결과물 전면에 플로팅 게이트를 완성하기 위한 제2절연막(14)과 콘트롤 게이트를 형성하기 위한 제2도전층(20) 예컨대 불순물이 도우핑된 다결정실리콘을 차례로 형성한다.FIG. 2B illustrates a process of forming the second insulating film 14 and the second conductive layer 20. First, the second insulating film for removing the photoresist pattern after the process of FIG. 2A and completing a floating gate on the entire surface of the resultant. 14 and the second conductive layer 20 for forming the control gate, for example, polycrystalline silicon doped with impurities are sequentially formed.
제2c도 및 제2d도는 제2도전층(20) 패턴 및 소오스/드레인영역(30, 32)의 형성공정을 도시한 것으로, 먼저 상기 제2도전층 상에 포토레지스트 도포, 마스크 노광 및 현상 등의 공정을 거쳐 소정의 포토레지스터 패턴(도시되지 않음)을 형성하고, 이 포토레지스트 패턴을 적용하여 상기 제2도전층, 제2절연막 및 제1도전층을 차례로 식각함으로써 워드라인으로 사용되는 제2도전층(20) 패턴 및 플로팅 게이트(12)를 형성하다. 이어서, 결과물 전면에 소오스/드레인영역(30, 32)의 형성을 위한 이온주입을 실시한다. 이때, 상기 제1도의 A-A'선을 잘라 본 단면도가 상기 제2c도이고, B-B'선을 잘라 본 단면도가 상기 제2d도이다.2C and 2D illustrate a process of forming the second conductive layer 20 pattern and the source / drain regions 30 and 32. First, photoresist coating, mask exposure, development, etc. on the second conductive layer are performed. After forming a predetermined photoresist pattern (not shown) through the process of, the second conductive layer is used as a word line by sequentially etching the second conductive layer, the second insulating film and the first conductive layer by applying the photoresist pattern The conductive layer 20 pattern and the floating gate 12 are formed. Subsequently, ion implantation is performed to form the source / drain regions 30 and 32 on the entire surface of the resultant. In this case, a cross-sectional view taken along the line A-A 'of FIG. 1 is the second diagram, and a cross-sectional view taken along the line B-B' is the second diagram.
여기서, 상기 제1도를 참조하면 상기 제2도전층 상에 소정의 식각패턴을 적용하여 제2도전층, 제2절연막 및 제1도전층을 차례로 식각하면, 상기 제1도에 도시된 바와 같이 수평방향의 스트라이프상의 패턴인 제2도전층 패턴(워드라인, 즉 콘트롤 게이트)과 사각형 모양의 제1도전층 패턴(플로팅 게이트)을 완성할 수 있다.Here, referring to FIG. 1, when the second conductive layer, the second insulating layer, and the first conductive layer are etched sequentially by applying a predetermined etching pattern on the second conductive layer, as shown in FIG. 1. The second conductive layer pattern (word line, that is, the control gate), which is a horizontally striped pattern, and the first conductive layer pattern (floating gate) having a rectangular shape can be completed.
상기와 같은 종래기술에서는 워드라인을 형성하기 위한 식각공정중 제2절연막을 식각할 때 상기 제1도전층 패턴의 측면에 형성되어 있는 절연막을 제거하려면 식각량을 증가시켜야 한다. 만약, 상기 제2절연막이 층분히 식각되지 않으면 계속되는 제1도전층의 식각공정 후에도 제1도전층의 일부가 남아 있게 된다.In the conventional art as described above, when the second insulating layer is etched during the etching process for forming the word line, the etching amount must be increased to remove the insulating layer formed on the side surface of the first conductive layer pattern. If the second insulating layer is not sufficiently etched, a part of the first conductive layer remains after the subsequent etching process of the first conductive layer.
이와 같이 종래기술에서 상기 제2절연막을 제1도전층의 두께 만큼 식각량을 증가시켜 식각하게 되므로, 서로 인접한 플로팅 게이트 사이의 필드산화막 위에 형성된 제2절연막의 식각되는 모양을 살펴보면, 상기 제2b도의 도면부호 C에 대응되는 식각전의 모습이 제1도전층의 두께 만큼 식각된 후에는 제2d도의 도면부호 C'과 같은 모양을 하게 된다. 특히, 플로팅 게이트를 형성하기 위한 제1도전층의 식각면이 사진공정의 미스얼라인(misalign)으로 인해 필드산화막의 버즈 비크(bird's beak) 부분에 걸치게 되면, 상기 식각시 반도체기판이 노출될 정도로 필드산화막의 일부분이 과다하게 식각되는 문제점이 발생된다.As described above, the second insulating layer is etched by increasing the etching amount by the thickness of the first conductive layer, so that the second insulating layer formed on the field oxide layer between the adjacent floating gates is etched. After the etching process corresponding to the reference C is etched by the thickness of the first conductive layer, the same shape as the reference C 'of FIG. 2D is obtained. In particular, when the etching surface of the first conductive layer for forming the floating gate spans the bird's beak portion of the field oxide layer due to misalignment of the photolithography process, the semiconductor substrate may be exposed during the etching. The problem is that a part of the field oxide film is excessively etched to such an extent.
또한, 소오스/드레인영역을 형성하기 위한 이온주입 공정시에 얇아진 필드산화막 부위(제2d도의 도면부호 C'부분)를 통해서 불순물이 필드산화막 아래에 도핑됨으로서 소자분리 특성이 떨어지는 문제점들도 있다.In addition, in the ion implantation process for forming the source / drain regions, there is a problem in that device isolation characteristics are deteriorated because impurities are doped under the field oxide layer through the thinned field oxide layer portion (C ′ in FIG. 2d).
따라서 본 발명의 목적은 상기한 바와 같은 종래기술의 문제점을 해결하기 위하여 플로팅 게이트를 형성하기 위한 도전층의 일부분을 절연막으로 형성함으로써 워드라인 형성을 위한 식각공정시에 필드산화막의 손실을 방지할 수 있는 비휘발성 메모리장치를 제공하는데 있다.Accordingly, an object of the present invention is to form a portion of the conductive layer for forming a floating gate as an insulating film in order to solve the problems of the prior art as described above can prevent the loss of the field oxide film during the etching process for forming the word line The present invention provides a nonvolatile memory device.
본 발명의 다른 목적은 상기 플로팅 게이트를 형성하기 위한 도전층의 일부분이 절연막으로 된 비휘발성 메모리장치의 효율적인 제조방법을 제공하는데 있다.Another object of the present invention is to provide an efficient method of manufacturing a nonvolatile memory device in which a portion of the conductive layer for forming the floating gate is an insulating film.
상기한 목적을 달성하기 위하여 본 발명은, 제1도전형의 반도체기판에 소자형성영역과 분리영역을 정의하기 위하여 형성된 필드산화막; 상기 소자형성영역의 반도체기판상에 형성된 제1절연막; 상기 제1절연막 및 필드산화막의 일부분에 연장되어 형성된 제1도전층; 상기 제1도전층 위에 형성된 층간절연막; 및 상기 층가절연막위에 형성된 제2도전층을 구비한 비휘발성 메모리장치에 있어서, 상기 필드산화막의 일부분에 연장되어 형성된 제1도전층들 사이의 필드산화막 위에 절연막을 더 구비하는 것을 특징으로 한다.In order to achieve the above object, the present invention provides a semiconductor device comprising: a field oxide film formed on a first conductive semiconductor substrate to define an element formation region and an isolation region; A first insulating film formed on the semiconductor substrate in the device formation region; A first conductive layer formed on portions of the first insulating layer and the field oxide layer; An interlayer insulating film formed on the first conductive layer; And a second conductive layer formed on the layered insulating film, wherein the insulating film is further provided on the field oxide film between the first conductive layers formed to extend a portion of the field oxide film.
상기한 다른 목적을 달성하기 위하여 본 발명의 방법은, 반도체기판에 소자형성영역과 분리영역을 정의하기 위하여 필드산화막을 형성하는 공정; 상기 소자형성영역의 반도체기판 상에 제1절연막을 형성하는 공정; 상기 제1절연막의 형성후 결과물 전면에 제1도전층, 제2절연막 및 제3절연막을 차례로 형성하는 공정; 사기 제3절연막 위에 포토레지스터 패턴을 적용하여 상기 제3절연막, 제2절연막 및 제1도전층을 차례로 식각하는 공정; 상기 포토레지스터 패턴을 제거한 후, 상기 제1도전층의 일부분을 산화시켜 산화막을 형성함으로써 워드라인 방향으로 제1도전층, 산화막, 제1도전층의 구조가 반복되도록 형성하는 공정; 상기 산화막의 형성후 결과물 전면에 제2도전층 및 금속실리사이드를 형성하는 공정; 및 상기 금속실리사이드, 제2도전층, 제3절연막, 제2절연막 및 제1도전층을 차례로 시각하는 공정을 구비하여 이루어진 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method of forming a field oxide layer on a semiconductor substrate to define an element formation region and an isolation region; Forming a first insulating film on the semiconductor substrate in the device formation region; Forming a first conductive layer, a second insulating film, and a third insulating film in order on the entire surface of the resultant after the formation of the first insulating film; Etching the third insulating film, the second insulating film, and the first conductive layer in order by applying a photoresist pattern on the third insulating film; Removing the photoresist pattern and then oxidizing a portion of the first conductive layer to form an oxide film to repeat the structures of the first conductive layer, the oxide film, and the first conductive layer in the word line direction; Forming a second conductive layer and a metal silicide on the entire surface of the resultant after formation of the oxide film; And visualizing the metal silicide, the second conductive layer, the third insulating film, the second insulating film, and the first conductive layer in this order.
이하, 첨부한 도면을 참조하여 본 발명을 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described the present invention.
제3도는 본 발명에 따른 비휘발성 메모리장치를 나타낸 단면도이다.3 is a cross-sectional view illustrating a nonvolatile memory device according to the present invention.
제3도를 참조하여 그 구성을 살펴보면, 먼저 제1도전혀의 반도체기판(100)에 소자형성영역과 분리영역을 정의하기 위하여 필드산화막(101)을 형성하고, 상기 소자형성영역의 반도체기판 상에 제1절연막(10)을 형성하며, 상기 제1절연막(10) 및 필드산화막(101)의 일부분에 연장되어 제1도전층(12)을 형성하고, 상기 제1도전층(12)위에 제2절연막(14) 및 제3절연막(16)을 형성하고, 상기 필드산화막(101)의 일부분에 연장되어 형성된 제1도전층(12)들 사이의 필드산화막(101)위에 제4절연막(18)을 형성하며, 상기 제2, 제3 및 제4절연막(14, 16, 18) 위에 제2도전층(20) 및 금속실리사이드(22)를 차례로 형성한다. 여기서, 미설명부호 103은 채널스톱층을 나타낸다.Referring to FIG. 3, a structure of the field oxide film 101 is formed on the semiconductor substrate 100 of the first conductive layer to define the device formation region and the isolation region, and then on the semiconductor substrate of the device formation region. A first insulating layer 10 is formed on the first insulating layer 10 and extends over a portion of the first insulating layer 10 and the field oxide film 101 to form a first conductive layer 12, and is formed on the first conductive layer 12. A second insulating film 14 and a third insulating film 16 are formed, and the fourth insulating film 18 is formed on the field oxide film 101 between the first conductive layers 12 formed to extend to a portion of the field oxide film 101. The second conductive layer 20 and the metal silicide 22 are sequentially formed on the second, third and fourth insulating layers 14, 16, and 18. Here, reference numeral 103 denotes a channel stop layer.
제4a도 내지 제4g는 본 발명에 따른 비휘발성 메모리장치의 일 실시예의 제조방법을 도시한 공정순서도이다.4A through 4G are process flowcharts illustrating a method of manufacturing an embodiment of a nonvolatile memory device according to the present invention.
제4a도는 필드산화막(101)의 형성공정을 도시한 것으로, 제1도전형 예컨대 p형 반도체기판(100)상에 소자형성을 위한 액티브영여과 이 액티브영역을 분리시켜 주기 위한 필드영역을 사진식각 공정으로 정의한 후 채널스톱용 이온주입을 실시한 다음, 산화공정을 실시하여 필드산화막(101) 및 채널스톱 영역(103)을 형성한다.FIG. 4A shows the process of forming the field oxide film 101. Photolithography is performed on the first conductive type p-type semiconductor substrate 100 to form active regions for forming elements and to separate field regions for separating the active regions. After defining the process, ion implantation for channel stop is performed, followed by an oxidation process to form the field oxide film 101 and the channel stop region 103.
제4b도는 제1절연막(10), 제1도전층(12), 제2절연막(14) 및 제3절연막(16)의 형성공정을 도시한 것으로, 상기 제4a도 공정후 결과물 전면에 제1절연막(10), 예컨대 산화막을 소정두께 예컨대 90Å 정도의 얇은 두께로 형성하고, 이 제1절연막(10)위에 플로팅 게이트를 형성하기 위한 제1도전층(12) 예컨대 불순물이 도우핑된 다결정실리콘을 소정두께 예컨대 1500Å의 두게로 형성하며, 이 제1도전층(12) 위에 제2절연막(14) 예컨대 80Å 정도의 산화막과, 제3절연막(16) 예컨대 120Å정도의 질화막을 차례로 형성한다. 여기서, 상기 제1도전층은 다결정실리콘을 LPCVD로 침적한 후 POCL2가스로 도우핑하여 55Ω/ 의 먼저항을 갖도록 제작한다.4B illustrates a process of forming the first insulating layer 10, the first conductive layer 12, the second insulating layer 14, and the third insulating layer 16. An insulating film 10, for example, an oxide film, is formed to a predetermined thickness, for example, a thin film having a thickness of about 90 [mu] s, and the first conductive layer 12, for example, polycrystalline silicon doped with impurities is formed to form a floating gate on the first insulating film 10. It is formed to have a thickness of a predetermined thickness, for example, 1500 GPa, and an oxide film of about 80 GPa is formed on the first conductive layer 12, and a nitride film of about 120 GPa is formed on the third insulating film 16, for example. Here, the first conductive layer is manufactured to have a first term of 55Ω / by depositing polysilicon by LPCVD and doping with POCL 2 gas.
제4c도는 포토레지스트 패턴(PR) 및 제1도전층(10) 패턴의 형성공정을 도시한 것으로, 상기 제4b도의 공정후 결과물 전면에 포토레지스터 도포, 마스크 노광 및 현상 등의 공정을 거쳐 소정의 포토레지스터 패턴(PR)을 형성한 후, 이 포토레지스터 패턴(PR)을 적용하여 상기 제3절연막 및 제2절연막을 식각한다. 이때, 상기 포토레지스터 패턴(PR)에 의해 노출된 제1스페이스(space:SP1)의 크기는 상기 제1도전층 두께의 두배 이상으로 형성한다. 계속해서 상기 포토레지스터 패턴(PR)을 적용하여 제1도전층을 식각함으로써 제1도전층(10) 패턴을 형성한다. 이때, 상기 제3절연막과 제2절연막을 한 번에 식각하되 상기 제1도전층에 대하여 절연막의 식각 선택비가 높은 조건으로 식각방법을 적용한다. 여기서, 상기 제2 및 제3절연막의 물리적인 두꼐는 80Å과 120Å을 합한 200Å이지만, 상기 제2 및 제3절연막을 식각할 때 포토레지스터 패턴의 측면에 에칭 가스(etching gas)와 포토레지스트가 혼합된 폴리머(polymer)가 형성되어, 상기 제1도전층을 식각할 때에는 사진공정에서 형성된 포토레지스트 패턴(PR)의 제1스페이스(SP1) 보다 작은 크기의 제2스페이스(SP2)가 형성될 수 있도록 제3절연막(16)과 제2절연막(14)의 식각 시간을 결정한다. 이렇게 하여 상기 제1스페이스(SP1) 보다 작은 제2스페이스(SP2)를 형성한다.FIG. 4C illustrates a process of forming the photoresist pattern PR and the first conductive layer 10 pattern. The process of photoresist is applied to the entire surface of the resultant after the process of FIG. After the photoresist pattern PR is formed, the third and second insulating layers are etched by applying the photoresist pattern PR. In this case, the size of the first space SP1 exposed by the photoresist pattern PR is greater than or equal to twice the thickness of the first conductive layer. Subsequently, the first conductive layer 10 is etched by applying the photoresist pattern PR to form the first conductive layer 10 pattern. In this case, the third insulating film and the second insulating film are etched at once, but the etching method is applied under the condition that the etching selectivity of the insulating film is high with respect to the first conductive layer. Here, the physical thickness of the second and third insulating film is 200 kPa, which is 80 kPa and 120 kPa, but when etching the second and third insulating film, an etching gas and a photoresist are mixed on the side of the photoresist pattern. Polymer is formed so that when etching the first conductive layer, a second space SP2 having a smaller size than the first space SP1 of the photoresist pattern PR formed in the photolithography process may be formed. An etching time of the third insulating layer 16 and the second insulating layer 14 is determined. In this way, a second space SP2 smaller than the first space SP1 is formed.
제4d도는 제4절연막(18)의 형성공정을 도시한 것으로, 먼저 상기 제4c도 공정의 포토레지스터 패턴을 제거한 후, 상기 제2스페이스(제4c도의 도면부호 SP2) 방향으로 노출된 상기 제1도전층을 충분히 산화시켜서 제4절연막(18) 즉 산화막을 형성하되, 이 산화막(18)이 상기 제2스페이스(제4c도의 도면부호 SP2)를 채워 주도록 한다. 이때, 상기 제3절연막(16인 질화막 위에는 약 50Å 두께의 산화막이 동시에 형성된다(도면 상에는 도시하지 않음).FIG. 4D illustrates a process of forming the fourth insulating film 18. First, the photoresist pattern of FIG. 4C is removed, and the first exposed portion is exposed in the second space (SP2 in FIG. 4C). The conductive layer is sufficiently oxidized to form a fourth insulating film 18, that is, an oxide film, and the oxide film 18 fills the second space (SP2 in FIG. 4C). At this time, an oxide film having a thickness of about 50 mV is simultaneously formed on the third insulating film 16, which is a nitride film (not shown).
제4e도는 제2도전층(20) 및 제3도전층(22)의 형성공정을 도시한 것으로, 상기 제4d도의 공정후 결과물 전면에 콘트롤 게이트를 형성하기 위한 제2도전층(20) 예컨대 불순물이 도우핑된 다결정실리콘을 소정두께, 예컨대 1500Å의 두께로 형성하고, 상기 제2도전층(20) 위에 콘트롤 게이트의 저항을 줄여주기 위하여 금속실리사이드(22) 예컨대 WSix을 소정두께 예컨대 1500Å 정도의 두께로 침적한다. 여기서, 상기 제도전층은 다결정실리콘을 LPCVD로 침적한 후 POCl3가스로 도우핑하여 침적하여 55Ω/ 의 면저항을 갖도록 제작한다.FIG. 4E illustrates a process of forming the second conductive layer 20 and the third conductive layer 22. The second conductive layer 20, for example, an impurity, is used to form a control gate over the entire surface of the resultant process of FIG. 4D. The doped polysilicon is formed to a predetermined thickness, for example, 1500 mW, and the metal silicide 22, for example WSi x , is formed to have a predetermined thickness, for example, 1500 mW, to reduce the resistance of the control gate on the second conductive layer 20. Dip to thickness. Here, the draft layer is fabricated to have a sheet resistance of 55Ω / by depositing polysilicon by LPCVD and then doping with POCl 3 gas.
제4f도 및 제4g도는 제2도전층(20) 패턴 및 소오스,/드레인영역(30, 32)의 형성공정을 도시한 것으로, 먼저 상기 금속실리사이드 상에 포토레지스트 도포, 마스크 노광 및 현상 등의 공정을 거쳐 소정의 포토레지스터 패턴(도시되지 않음)을 형성하고, 이 포토레지스터 패턴을 적용하여 상기 금속실리사이드, 제2도전층, 제3절연막, 제2절연막 및 제1도전층을 차례로 식각함으로써 워드라인으로 사용되는 제2도전층(20) 패턴 및 플로팅 게이트(12)를 형성한다. 이때, 상기 제3절연막 및 제2절연막을 충분히 식각하여 상기 제4e도의 도면부호 D의 영역에서 후속되는 제1도전층의 식각시에 상기 제1도전층이 남지않도록 해준다. 이어서, 결과물 전면에 소오스/드레인영역(30, 32)의 형성을 위한 이온주입을 실시한다. 이때, 상기 제1도를 참조하여 설명하면 제1도의 A-A'선을 잘라 본 단면도가 상기 제4f도이고, B-B'선을 잘라 본 단면도가 상기 제4g도이다.4F and 4G illustrate a process of forming the second conductive layer 20 pattern and the source / drain regions 30 and 32. First, photoresist coating, mask exposure, and development on the metal silicide are performed. A predetermined photoresist pattern (not shown) is formed through the process, and the metal silicide, the second conductive layer, the third insulating layer, the second insulating layer, and the first conductive layer are sequentially etched by applying the photoresist pattern. The second conductive layer 20 pattern and the floating gate 12 used as lines are formed. At this time, the third insulating film and the second insulating film are sufficiently etched so that the first conductive layer does not remain during the etching of the subsequent first conductive layer in the region D of FIG. 4e. Subsequently, ion implantation is performed to form the source / drain regions 30 and 32 on the entire surface of the resultant. In this case, referring to FIG. 1, a cross-sectional view taken along line A-A 'of FIG. 1 is shown in FIG. 4F, and a cross-sectional view taken along line B-B' is shown in FIG. 4G.
이상에서 살펴본 바와 같이 본 발명에서는 워드라인 방향으로 인접하는 플로팅 게이트 사이의 공간을 상기 플로팅 게이트를 구성하는 도전층을 산화시켜 절연막으로 채움으로써, 상기 도전층위에 형성되는 절연막들의 식각시에 상기 도전층을 산화시켜 형성된 절연막에 의해 처음 형성된 필드산화막의 손실이 방지된다. 이에 따라 이온주입 공정시에 필드산화막 아래에 원하지 않는 불순물이 도우핑되어 소자간의 절연특성이 열화되는 종래의 문제점을 해결할 수 있다.As described above, in the present invention, the space between the floating gates adjacent in the word line direction is filled with an insulating layer by oxidizing the conductive layer constituting the floating gate, so that the conductive layer is etched when the insulating layers formed on the conductive layer are etched. The loss of the field oxide film first formed by the insulating film formed by oxidizing is prevented. Accordingly, it is possible to solve the conventional problem that an unwanted impurity is doped under the field oxide film during the ion implantation process, resulting in deterioration of insulation characteristics between devices.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함을 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by one of ordinary skill in the art within the technical idea of the present invention.
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