KR0180460B1 - Reference voltage generation circuit - Google Patents
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Abstract
본 발명은 기준전압 발생회로를 공개한다. 그 회로는 전원전압을 분배하여 분배된 전압을 발생하기 위한 전압 분배수단, 상기 분배된 전압에 의해서 제어되고 상기 전원전압과 기준전압 발생단자사이에 연결된 저항수단, 상기 저항수단에 직렬 연결되고 상기 기준전압 발생단자로 부터의 기준전압에 제어되어 온도 변화를 보상하기 위한 온도 보상수단, 상기 온도 보상수단 및 접지사이에 직렬 연결되어 기준전압의 레벨을 조정하기 위한 기준전압 레벨 조정수단, 및 상기 기준전압 발생단자 및 접지사이에 연결되고 상기 분배된 전압에 의해서 제어되어 상기 전원전압의 변동에 따른 상기 기준전압의 변동을 방지하기 위한 기준전압 변동 억제수단으로 구성되어 있다.The present invention discloses a reference voltage generating circuit. The circuit includes voltage distributing means for distributing the power supply voltage to generate a distributed voltage, resistive means controlled by the distributed voltage and connected between the power supply voltage and the reference voltage generating terminal, A temperature compensating means for compensating for a temperature change by controlling the reference voltage from a voltage generating terminal, reference voltage level adjusting means connected in series between the temperature compensating means and the ground to adjust the level of the reference voltage, And reference voltage variation suppression means connected between the generating terminal and the ground and controlled by the divided voltage to prevent variation of the reference voltage due to variation of the power supply voltage.
따라서, 전원전압 및 온도의 증가에 따라 일정한 기준전압 레벨을 유지할 수 있다.Therefore, a constant reference voltage level can be maintained as the power supply voltage and the temperature increase.
Description
본 발명은 기준전압 발생회로에 관한 것으로, 특히 온도 변화에 상관없이 항상 일정한 기준전압을 발생할 수 있는 기준전압 발생회로에 관한 것이다.The present invention relates to a reference voltage generating circuit, and more particularly, to a reference voltage generating circuit capable of always generating a constant reference voltage irrespective of a temperature change.
기준전압 발생회로는 외부 공급 전원전압의 변화에 상관없이 항상 일정한 전압을 발생하는 회로이다. 그러나, 종래의 기준전압 발생회로는 온도증가에 따라 기준전압 레벨을 일정하게 유지할 수 없었다.The reference voltage generating circuit is a circuit which always generates a constant voltage irrespective of changes in the external supply voltage. However, the conventional reference voltage generating circuit can not keep the reference voltage level constant with increasing temperature.
도 1 은 종래의 기준전압 발생회로의 회로도로서, 전원전압(Vdd)과 기준전압 출력단자에 연결된 저항(R1), 기준전압 출력단자에 연결된 일측을 가진 저항(R2), 기준전압 출력단자에 연결된 게이트 전극과 저항(R2)의 타측에 연결된 드레인 전극을 가진 NMOS트랜지스터(MN1), 전원전압(Vdd)에 연결된 게이트 전극과 NMOS트랜지스터(MN2)의 소오스 전극에 연결된 드레인 전극과 접지에 연결된 소오스 전극을 가진 NMOS트랜지스터(MN2), 및 NMOS트랜지스터(MN1)의 드레인 전극에 연결된 게이트 전극과 접지에 연결된 드레인 전극과 기준전압 출력단자에 연결된 소오스 전극과 기판을 가진 PMOS트랜지스터(MP1)로 구성되어 있다.Fig. 1 is a circuit diagram of a conventional reference voltage generating circuit. Fig. 1 is a circuit diagram of a conventional reference voltage generating circuit. The reference voltage generating circuit includes a resistor R1 connected to the power supply voltage Vdd and a reference voltage output terminal, a resistor R2 having one side connected to the reference voltage output terminal, An NMOS transistor MN1 having a gate electrode and a drain electrode connected to the other side of the resistor R2, a gate electrode connected to the power supply voltage Vdd, a drain electrode connected to the source electrode of the NMOS transistor MN2, And a PMOS transistor MP1 having a gate electrode connected to the drain electrode of the NMOS transistor MN1, a drain electrode connected to the ground, a source electrode connected to the reference voltage output terminal, and a substrate.
상기 구성의 동작을 설명하면 다음과 같다.The operation of the above configuration will be described as follows.
전원전압(Vdd)이 인가되는 NMOS트랜지스터(MN2)는 항상 온되어 있고, 포화 모드에 있는 NMOS트랜지스터(MN1)도 온되어 있어, 출력 기준전압(VREF)은 노드(N0)의 전압에 PMOS트랜지스터(MP1)의 문턱전압을 합한 값을 갖는다. 전원전압(Vdd)이 증가하면 저항(R2)에 흐르는 전류가 증가하여 저항(R2)에 의한 PMOS트랜지스터(MP1)의 게이트 소오스간 전압차이(즉, 문턱전압)가 더 커지게되어 PMOS트랜지스터(MP1)의 채널이 더 많이 열리게되어 기준전압(VREF)은 전원전압의 증가에 대해 일정한 레벨을 유지한다. 상술한 바와 같이, 전원전압의 변화에 대해서는 보상효과를 갖고 동작을 하게된다.The NMOS transistor MN2 in which the power supply voltage Vdd is applied is always on and the NMOS transistor MN1 in the saturation mode is also turned on so that the output reference voltage VREF is applied to the voltage of the node N0 MP1). When the power source voltage Vdd increases, the current flowing through the resistor R2 increases and the gate-source voltage difference (i.e., threshold voltage) of the PMOS transistor MP1 due to the resistor R2 becomes larger, Is opened more and the reference voltage VREF maintains a constant level with respect to the increase of the power supply voltage. As described above, the operation is performed with a compensation effect for a change in the power supply voltage.
다음으로, 온도 변화에 대한 동작을 설명하면, 온도가 증가하면 NMOS트랜지스터들(MN1, MN2)의 이동량(mobility)감소로 트랜지스터의 온 저항성분이 증가하므로 노드(N0)의 전압레벨은 증가하게 되고, 이에 따라 기준전압(VREF)의 레벨도 증가하게 된다. 즉, 온도증가에 따라 PMOS트랜지스터(MP1)의 온 저항성분의 증가분이 더 크기 때문에 PMOS트랜지스터(MP1)의 전류전달 능력이 떨어져 기준전압(VREF)의 레벨을 감소시킬 수 없다.Next, the operation with respect to the temperature change will be described. As the temperature increases, the ON resistance of the transistor increases due to the decrease of the mobility of the NMOS transistors MN1 and MN2, so that the voltage level of the node N0 increases, As a result, the level of the reference voltage VREF also increases. That is, since the increase of the ON resistance component of the PMOS transistor MP1 is greater as the temperature increases, the current carrying capability of the PMOS transistor MP1 falls and the level of the reference voltage VREF can not be reduced.
도 2 는 도 1에 나타낸 회로의 전원전압 및 온도 변화에 따른 기준전압의 변화를 나타내는 그래프로서, 전원전압의 증가에 따라 일정한 기준전압을 유지하지만, 온도가 증가에 따라 기준전압이 일정하지 않고 약간씩 증가함으로 알 수 있다.FIG. 2 is a graph showing a change in the reference voltage according to the power supply voltage and the temperature change of the circuit shown in FIG. 1, in which a constant reference voltage is maintained as the power supply voltage increases. However, , Respectively.
본 발명의 목적은 전원전압의 변화에 따른 기준전압의 변동을 보상함은 물론, 온도 변화에 대한 기준전압의 변동을 보상할 수 있는 기준전압 발생회로를 제공하는데 있다.It is an object of the present invention to provide a reference voltage generating circuit which can compensate a variation of a reference voltage according to a change of a power source voltage and compensate a variation of a reference voltage with respect to a temperature variation.
이와같은 목적을 달성하기 위한 본 발명의 기준전압 발생회로는 전원전압을 분배하여 분배된 전압을 발생하기 위한 전압 분배수단, 상기 분배된 전압에 의해서 제어되고 상기 전원전압과 기준전압 발생단자사이에 연결된 저항수단, 상기 저항수단에 직렬 연결되고 상기 기준전압 발생단자로 부터의 기준전압에 제어되어 온도 변화를 보상하기 위한 온도 보상수단, 상기 온도 보상수단 및 접지사이에 직렬 연결되어 기준전압의 레벨을 조정하기 위한 기준전압 레벨 조정수단, 및 상기 기준전압 발생단자 및 접지사이에 연결되고 상기 분배된 전압에 의해서 제어되어 상기 전원전압의 변동에 따른 상기 기준전압의 변동을 방지하기 위한 기준전압 변동 억제수단을 구비한 것을 특징으로 한다.According to an aspect of the present invention, there is provided a reference voltage generating circuit comprising voltage dividing means for dividing a power supply voltage to generate a divided voltage, a control unit controlled by the divided voltage and connected between the power supply voltage and a reference voltage generating terminal A temperature compensating means connected in series to the resistance means and controlled by a reference voltage from the reference voltage generating terminal to compensate for a temperature change; a temperature compensating means connected in series between the temperature compensating means and the ground to adjust a level of a reference voltage And reference voltage variation suppressing means connected between the reference voltage generating terminal and the ground and controlled by the divided voltage to prevent variation of the reference voltage due to variation of the power supply voltage, .
도 1 은 종래의 기준전압 발생회로의 회로도이다.1 is a circuit diagram of a conventional reference voltage generating circuit.
도 2 는 도 1 에 나타낸 회로의 전원전압 및 온도 변화에 따른 기준전압의 변화를 나타내는 그래프이다.FIG. 2 is a graph showing changes in the reference voltage according to the power supply voltage and the temperature of the circuit shown in FIG.
도 3 은 본 발명의 기준전압 발생회로의 회로도이다.3 is a circuit diagram of the reference voltage generating circuit of the present invention.
도 4 는 도 3 에 나타낸 회로의 전원전압 및 온도 변화에 따른 기준전압의 변화를 나타내는 그래프이다.4 is a graph showing changes in the reference voltage according to the power supply voltage and the temperature of the circuit shown in Fig.
첨부된 도면을 참고로 하여 본 발명의 기준전압 발생회로를 설명하면 다음과 같다.The reference voltage generating circuit of the present invention will now be described with reference to the accompanying drawings.
도 3 은 본 발명의 기준전압 발생회로의 회로도로서, 전원전압(Vdd)이 인가되는 소오스 전극과 기판 및 게이트 전극과 연결된 드레인 전극을 가진 PMOS트랜지스터(MP2), PMOS트랜지스터(MP2)의 드레인 전극과 접지사이에 연결된 저항(R3), 전원전압(Vdd)에 연결된 소오스 전극과 기판 및 PMOS트랜지스터(MP2)의 드레인 전극에 연결된 게이트 전극과 기준전압 출력단자에 연결된 드레인 전극을 가진 PMOS트랜지스터(MP3), PMOS트랜지스터(MP3)의 드레인 전극에 연결된 드레인 전극 및 게이트 전극을 가진 NMOS트랜지스터(MN3), NMOS트랜지스터(MN3)의 소오스 전극에 연결된 드레인 전극 및 게이트 전극을 가진 NMOS트랜지스터(MN4), 전원전압(Vdd)에 연결된 게이트 전극과 NMOS트랜지스터(MN4)의 소오스 전극에 연결된 드레인 전극과 접지에 연결된 소오스 전극을 가진 NMOS트랜지스터(MN5), 및 PMOS트랜지스터(MP2)의 드레인 전극에 연결된 게이트 전극과 접지에 연결된 소오스 전극과 기준전압 출력단자에 연결된 드레인 전극을 가진 NMOS트랜지스터(MN6)로 구성되어 있다.3 is a circuit diagram of the reference voltage generating circuit of the present invention. The reference voltage generating circuit includes a PMOS transistor MP2 having a source electrode to which a power source voltage Vdd is applied, a drain electrode connected to the substrate and a gate electrode, a drain electrode of the PMOS transistor MP2, A PMOS transistor MP3 having a source electrode connected to the power supply voltage Vdd and a gate electrode connected to the substrate and a drain electrode of the PMOS transistor MP2 and a drain electrode connected to the reference voltage output terminal, An NMOS transistor MN3 having a drain electrode and a gate electrode connected to the drain electrode of the PMOS transistor MP3, an NMOS transistor MN4 having a drain electrode and a gate electrode connected to the source electrode of the NMOS transistor MN3, An NMOS transistor MN5 having a gate electrode connected to the source electrode of the NMOS transistor MN4 and a drain electrode connected to the source electrode of the NMOS transistor MN4 and a source electrode connected to the ground, And an NMOS transistor MN6 having a gate electrode connected to the drain electrode of the PMOS transistor MP2, a source electrode connected to the ground, and a drain electrode connected to the reference voltage output terminal.
노드(A0)에 연결된 PMOS트랜지스터(MP2)와 저항(R3)은 노드(A0)의 전압 레벨을 조정하여 PMOS트랜지스터(MP3)와 NMOS트랜지스터(MN6)을 제어하게 된다. PMOS트랜지스터(MP3)는 부하로서 작용한다. NMOS트랜지스터(MN5)의 게이트 전극에는 전원전압(Vdd)이 인가되어 항상 온되어 있다. NMOS트랜지스터(MN4)는 다이오우드로서 동작하는데 기준전압(VREF)의 레벨을 조정한다. 전원전압(Vdd)이 증가할 경우에 노드(A0)의 전압도 따라서 증가하고, 이 전압의 증가에 따라서 NMOS트랜지스터(MN6)의 채널이 더 많이 열리게 되어 기준전압(VREF)의 레벨은 전원전압의 변화에 상관없이 항상 일정하게 유지된다. 반대로, 전원전압(Vdd)이 감소할 경우에는 NMOS트랜지스터(MN6)의 게이트와 소오스 전극사이의 전압이 줄어듬으로 채널이 적게 열리게 되어 기준전압(VREF) 레벨의 감소를 막아준다. 즉, NMOS트랜지스터(MN6)는 전원전압의 레벨의 변동에 대하여 기준전압(VREF) 레벨의 변동을 억제한다. 그리고, NMOS트랜지스터(MN3)는 온도변화에 대한 기준전압 레벨의 변동을 보상하는데, 온도가 증가할 경우에는 부하 저항(MP3)의 채널 온 저항값과 포화 모드에서 동작하는 NMOS트랜지스터(MN3)의 채널 온 저항값은 같이 증가하게 된다. 다시 말하면, PMOS트랜지스터(MP3)의 온 저항값과 NMOS트랜지스터(MN3)의 온 저항값이 온도변화에 대하여 같은 방향으로 증가하거나 감소하므로 전압 분배기처럼 동작하여 기준전압(VREF)의 레벨은 온도변화에 상관없이 일정한 전압레벨을 유지하게 된다.The PMOS transistor MP2 and the resistor R3 connected to the node A0 control the PMOS transistor MP3 and the NMOS transistor MN6 by adjusting the voltage level of the node A0. The PMOS transistor MP3 acts as a load. The power source voltage Vdd is applied to the gate electrode of the NMOS transistor MN5 and is always turned on. The NMOS transistor MN4 operates as a diode and regulates the level of the reference voltage VREF. When the power supply voltage Vdd increases, the voltage of the node A0 also increases accordingly. As the voltage increases, the channel of the NMOS transistor MN6 is opened more and the level of the reference voltage VREF becomes higher Regardless of the change, it is always kept constant. On the contrary, when the power source voltage Vdd decreases, the voltage between the gate and the source electrode of the NMOS transistor MN6 decreases, and the channel is opened to a small extent, thereby preventing the decrease of the reference voltage VREF level. That is, the NMOS transistor MN6 suppresses the fluctuation of the reference voltage VREF level with respect to the variation of the level of the power supply voltage. The NMOS transistor MN3 compensates for the variation of the reference voltage level with respect to the temperature change. When the temperature increases, the channel on resistance of the load resistor MP3 and the channel of the NMOS transistor MN3 operating in the saturation mode The on resistance value increases together. In other words, since the ON resistance value of the PMOS transistor MP3 and the ON resistance value of the NMOS transistor MN3 increase or decrease in the same direction with respect to the temperature change, the reference voltage VREF operates as a voltage divider, Regardless of the voltage level.
도 4 는 도 3 에 나타낸 회로의 전원전압 및 온도 변화에 따른 기준전압의 변화를 나타내는 그래프로서, 전원전압의 증가에 따라서 일정한 기준전압을 유지함은 물론, 온도의 증가에 따라서도 거의 일정한 기준전압을 유지함을 볼 수 있다.FIG. 4 is a graph showing a change in the reference voltage according to the power supply voltage and the temperature change of the circuit shown in FIG. 3, in which a constant reference voltage is maintained as the power supply voltage increases, Can be seen.
따라서, 본 발명의 기준전압 발생회로는 전원전압 및 온도의 증가에 따라 일정한 기준전압 레벨을 유지할 수 있다.Therefore, the reference voltage generating circuit of the present invention can maintain a constant reference voltage level in accordance with the increase of the power supply voltage and the temperature.
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