KR0179165B1 - Esd protection channel - Google Patents
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Abstract
본 발명은 ESD 보호회로에 관한 것으로, 특히 산화막 격리 공정을 이용한 바이폴라 로직(Logic) IC에 적당하도록 한 ESD 보호회로에 관한 것이다.The present invention relates to an ESD protection circuit, and more particularly, to an ESD protection circuit suitable for a bipolar logic IC using an oxide isolation process.
이와같은 본 발명의 ESD 보호회로는 산화 격리 구조를 채용한 바이폴라 로직 IC를 ESD전압으로부터 보호하기 위한 ESD보호회로에 있어서, P형 반도체 기판내에 형성된 고농도 N형 불순물 확산영역, 상기 고농도 N형 불순물 확산영역상의 소정부분에 형성되는 제1 N형 에피층, 상기 제1 N형 에피층에 서로 격리되어 형성되는 제1, 제2 P형 불순물 확산영역으로 이루어진 쇼트키 다이오드와, 상기 제1 N형 에피층과 격리되어 상기 고농도 N형 불순물 확산영역상에 형성되는 제2 N형 에피층, 상기 제2 N형 에피층상에 형성되는 제3 P형 불순물 확산영역으로 이루어지는 PN접합 다이오드가 직렬 연결되어 상기 내부회로의 입력단과 전원전압단 사이, 그리고 상기 내부회로의 출력단과 전원전압단 사이에 각각 구성되는 것을 특징으로 한다.The ESD protection circuit of the present invention is a high concentration N-type impurity diffusion region formed in a P-type semiconductor substrate and a high concentration N-type impurity diffusion in an ESD protection circuit for protecting a bipolar logic IC employing an oxide isolation structure from an ESD voltage. A Schottky diode comprising a first N-type epitaxial layer formed at a predetermined portion on the region, first and second P-type impurity diffusion regions formed separately from each other in the first N-type epitaxial layer, and the first N-type epitaxial layer A PN junction diode comprising a second N-type epitaxial layer formed on the high concentration N-type impurity diffusion region and a third P-type impurity diffusion region formed on the second N-type epitaxial layer, which are isolated from the layer, are connected in series. And between an input terminal and a power supply voltage terminal of the circuit, and an output terminal and a power supply voltage terminal of the internal circuit, respectively.
Description
제1도는 종래의 ESD 보호회로의 구성도.1 is a block diagram of a conventional ESD protection circuit.
제2도는 본 발명 제1 실시예의 ESD 보호회로 구성도.2 is a schematic diagram of an ESD protection circuit according to a first embodiment of the present invention.
제3도는 본 발명 제2 실시예의 ESD 보호회로 구성도.3 is a schematic diagram of an ESD protection circuit according to a second embodiment of the present invention.
제4도는 본 발명 제2 실시예에 따른 쇼트키 다이오드와 PN접합 다이오드의 단면구성도.4 is a cross-sectional view of a Schottky diode and a PN junction diode according to a second embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
21, 22, 25, 26 : 쇼트키 다이오드 23, 24 : 캐패시터21, 22, 25, 26: Schottky diodes 23, 24: capacitor
41 : 반도체 기판 42 : 고농도 N형 불순물 확산영역41 semiconductor substrate 42 high concentration N-type impurity diffusion region
43, 43a : n형 에피층 44 : 필드 산화막43, 43a: n-type epi layer 44: field oxide film
45, 46a : P형 불순물 확산영역 47, 47a : 플라티늄 실리사이드 필름45, 46a: P-type impurity diffusion region 47, 47a: platinum silicide film
49 : 티타늄 - 텅스텐 합금 50 : 알루미늄49: titanium-tungsten alloy 50: aluminum
본 발명은 ESD(Electro Static Discharge) 보호회로에 관한 것으로, 특히 산화막 격리 공정을 이용한 바이폴라 로직(Logic) IC에 적당하도록 한 ESD 보호회로에 관한 것이다.The present invention relates to an electrostatic discharge (ESD) protection circuit, and more particularly, to an ESD protection circuit suitable for a bipolar logic IC using an oxide isolation process.
일반적으로 반도체 칩 설계시에 외부(사람, 기계장치) 및 주변회로로 부터 내부 셀을 보호하기 위해 두 개의 쇼트키 다이오드(Schottky Diode)를 설치하여 ESD 방전시 다이오드의 순방향 및 역방향 특성을 이용하여 방전하도록 구성되어 있다.In general, two Schottky diodes are installed to protect internal cells from external (human, mechanical) and peripheral circuits in the design of semiconductor chips. It is configured to.
이하, 종래의 ESD 보호회로를 첨부된 도면을 참조하여 설명하면 다음과 같다.Hereinafter, a conventional ESD protection circuit will be described with reference to the accompanying drawings.
첨부 도면 제1도는 종래의 ESD 보호회로로 구성도이다.1 is a block diagram of a conventional ESD protection circuit.
먼저, 내부회로의 입력단과 접지단 사이에 접속되어 입력측에 인가된 ESD 신호로 부터 내부회로를 보호하는 제1 쇼트키 다이오드(Schottky Diode)(1)와, 상기 내부 회로의 출력단과 접지단 사이에 접속되어 출력측에 인가된 ESD 신호로부터 내부회로를 보하하는 제2 쇼트키 다이오드(Schottky Diode)(2)로 구성되어 있다.First, between a first Schottky diode 1 connected between an input terminal of the internal circuit and a ground terminal to protect the internal circuit from an ESD signal applied to the input side, and between the output terminal and the ground terminal of the internal circuit. It consists of a second Schottky diode 2 which connects and shields the internal circuit from the ESD signal applied to the output side.
상기와 같이 구성된 종래의 ESD 보호회로의 동작을 첨부된 도면을 참조하여 설명하면 다음과 같다.Referring to the accompanying drawings, the operation of the conventional ESD protection circuit configured as described above is as follows.
입력단자에 부(-) 정전기가 인가되면 제1 쇼트키 다이오드(1)가 도통되어 부(-) 정전기는 제1 쇼트키 다이오드(1)를 통해 접지(GND)로 전류가 흐르게 되어 내부 회로를 보호하게 되고, 입력단자에 정(+) 정전기가 인가되면 상기 제1 쇼트키 다이오드(1)는 역방향 바이어스 상태가 된다.When negative static electricity is applied to the input terminal, the first Schottky diode 1 is turned on so that the negative static electricity flows through the first Schottky diode 1 to ground (GND) to prevent internal circuitry. When the positive static electricity is applied to the input terminal, the first Schottky diode 1 is in a reverse bias state.
이때, 정전기 방전전압이 제 1 쇼트키 다이오드(1)의 브랙 다운(Break down) 전압 이상이 되면 인가된 정(+) 정전기는 접지(GND)로 흐르게 되어 내부회로로의 정전기의 침입을 방지한다.At this time, when the static discharge voltage is higher than the break down voltage of the first Schottky diode 1, the applied positive static electricity flows to the ground GND to prevent the intrusion of static electricity into the internal circuit. .
출력측에서도 상기와 동일하게 동작한다.The output side also operates in the same manner as above.
그러나, 상기와 같은 종래의 ESD 보호회로는 높은 ESD 전압이 인가됐을시 각 방전 경로에서의 방전 능력은 상기 쇼트키 다이오드의 면적 및 농도에 의존하게 되므로 정전기 방지회로의 성능 개선을 위해서는 쇼트키 다이오드의 접합 면적을 크게 해야하는 문제점이 있었다.However, in the conventional ESD protection circuit as described above, when a high ESD voltage is applied, the discharge capacity in each discharge path depends on the area and concentration of the Schottky diode. There was a problem that the junction area should be large.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서 ESD 보호기능을 향상시키는데 그 목적이 있다.The present invention has been made to solve the above problems is to improve the ESD protection function.
이와 같은 목적을 달성하기 위한 본 발명의 ESD 보호회로는 내부회로를 ESD전압으로부터 보호하기 위한 ESD보호회로에 있어서, P형 반도체 기판내에 형성된 고농도 N형 불순물 확산영역, 상기 고농도 N형 불순물 확산영역상의 소정부분에 형성되는 제1 N형 에피층, 상기 제1 N형 에피층에 서로 격리되어 형성되는 제1, 제2 P형 불순물 확산영역으로 이루어진 쇼트키 다이오드와, 상기 제1 N형 에피층과 격리되어 상기 고농도 N형 불순물 확산영역상에 형성되는 제2 N형 에피층, 상기 제2 N형 에피층상에 형성되는 제3 P형 불순물 확산영역으로 이루어지는 PN접합 다이오드가 직렬 연결되어 상기 내부회로의 입력단과 전원전압단 사이, 그리고 상기 내부회로의 출력단과 전원전압단 사이에 각각 구성되는 것을 특징으로 한다.The ESD protection circuit of the present invention for achieving the above object is a high density N-type impurity diffusion region formed in the P-type semiconductor substrate, on the high concentration N-type impurity diffusion region in the ESD protection circuit for protecting the internal circuit from the ESD voltage A Schottky diode comprising a first N-type epitaxial layer formed on a predetermined portion, first and second P-type impurity diffusion regions formed separately from the first N-type epitaxial layer, and the first N-type epitaxial layer; PN junction diodes comprising a second N-type epitaxial layer formed on the high concentration N-type impurity diffusion region and a third P-type impurity diffusion region formed on the second N-type epitaxial layer are connected in series to each other. And between an input terminal and a power supply voltage terminal, and between an output terminal and a power supply voltage terminal of the internal circuit.
이와같은 본 발명의 ESD 보호회로를 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.Referring to the ESD protection circuit of the present invention as described above in more detail with reference to the accompanying drawings.
제2도는 본 발명 제1 실시예에 따른 ESD 보호회로의 구성도이고, 제3도는 본 발명 제2 실시예에 따른 ESD 보호회로의 구성도이고, 제4도는 본 발명의 제2 실시예에 따른 PN 접합 다이오드와 쇼트키 다이오드의 구조 단면도이다.2 is a configuration diagram of the ESD protection circuit according to the first embodiment of the present invention, FIG. 3 is a configuration diagram of the ESD protection circuit according to the second embodiment of the present invention, and FIG. 4 is a configuration diagram according to the second embodiment of the present invention. It is a structural cross section of a PN junction diode and a Schottky diode.
본 발명 제1 실시예의 ESD 보호회로는 제2도와 같이 내부회로의 입력단 및 출력단과 접지단(GND)사이에 각각 제1, 제2 쇼트키 다이오드(21,25)가 연결되고, 상기 내부 회로의 입력단과 정전압원(Vcc)사이에 제1 캐패시터(C1)와 제3 쇼트키 다이오드(22)가 직렬 연결되고, 상기 내부회로의 출력단과 정전압원(Vcc)사이에 제2 캐패시터(C2)와 제4 쇼트키 다이오드(26)가 직렬 연결되어 구성된다.In the ESD protection circuit of the first embodiment of the present invention, as shown in FIG. 2, first and second Schottky diodes 21 and 25 are connected between the input terminal and the output terminal of the internal circuit and the ground terminal GND, respectively. The first capacitor C 1 and the third Schottky diode 22 are connected in series between the input terminal and the constant voltage source Vcc, and the second capacitor C 2 is connected between the output terminal of the internal circuit and the constant voltage source Vcc. And the fourth Schottky diode 26 are connected in series.
여기서, 제1, 제2 쇼트키 다이오드(21, 25)는 에노드가 접지단에 연결되고, 캐소드는 입력단 또는 출력단에 연결되도록 한다.Here, the first and second Schottky diodes 21 and 25 allow the anode to be connected to the ground terminal and the cathode to the input terminal or the output terminal.
제3, 제4 쇼트키 다이오드(22, 26)는 에노드가 입력단 또는 출력단에 연결되고 캐소우드가 캐패시터(C1또는 C2)에 연결되도록 한다.The third and fourth Schottky diodes 22 and 26 allow the anode to be connected to the input or output terminals and the cathode to the capacitor C 1 or C 2 .
상기와 같이 구성된 본 발명 제1 실시예에 따른 ESD 보호회로의 동작을 설명하면 다음과 같다.The operation of the ESD protection circuit according to the first embodiment of the present invention configured as described above is as follows.
내부회로의 입력단에 부(-)의 정전기가 인가되면 제1 쇼트키 다이오드(21)가 순방향이 되어 도통되므로, 상기 제1 쇼트키 다이오드(21)를 통해 부(-)의 정전기가 접지(GND) 단으로 방전된다.When negative static electricity is applied to the input terminal of the internal circuit, since the first Schottky diode 21 conducts in the forward direction, the negative static electricity is grounded through the first Schottky diode 21. ) Is discharged.
그리고 내부 회로의 입력단에 정(+)의 정전기가 인가되면 제1 쇼트키 다이오드는(21) 역방향이 되고 제3 쇼트키 다이오드(22)가 순 방향이 되어 정(+)의 정전기가 제1 캐패시터(C1)를 통해 정전압단(Vcc)으로 방전된다.When positive static electricity is applied to the input terminal of the internal circuit, the first Schottky diode 21 is reversed, and the third Schottky diode 22 is forward, and positive static electricity is applied to the first capacitor. Through (C 1 ) is discharged to the constant voltage terminal (Vcc).
또한 내부회로의 출력단에 정전기가 인가되면 상기와 동일한 방법으로 부(-)의 정전기는 제2 쇼트키 다이오드(25)를 통해 접지(GND)로 방전되고, 정(+)의 정전기는 제4 쇼트키 다이오드(26)와 제2 캐패시터(C2)를 통해 Vcc에 흡수된다.In addition, when static electricity is applied to the output terminal of the internal circuit, the negative static electricity is discharged to the ground GND through the second Schottky diode 25 in the same manner as described above, and the positive static electricity is discharged to the fourth short circuit. Absorbed to Vcc through the key diode 26 and the second capacitor C 2 .
이때 각각의 캐패시터(C1)과 캐패시터(C2)의 저항 성분(Z)는 다음과 같다.In this case, the resistance component Z of each capacitor C 1 and capacitor C 2 is as follows.
즉,이다.In other words, to be.
따라서 상기 제1, 제2 캐패시터(23, 24)는 교류적으로 주파수가 높아질수록 저항 성분이 감소하여 ESD 신호의 흡수효과가 증대된다.Therefore, as the frequency of the first and second capacitors 23 and 24 is alternatingly increased, the resistance component decreases to increase the absorption effect of the ESD signal.
한편, 제3도는 본 발명 제2 실시예의 ESD 보호회로의 구성도이다.3 is a configuration diagram of the ESD protection circuit of the second embodiment of the present invention.
즉, 본 발명 제1 실시에의 ESD 보호회로에서 제1, 제2 캐피시터(C1, C2) 대신에 제1, 제2 PN 접합 다이오드(35, 36)를 연결한 것이다.That is, the first and second PN junction diodes 35 and 36 are connected instead of the first and second capacitors C 1 and C 2 in the ESD protection circuit according to the first embodiment of the present invention.
즉, 제1, 제2 PN 접합 다이오드(35, 36)의 에노드가 정전압원(Vcc)에 연결되고, 캐소우드가 제3 또는 제4 쇼트키 다이오드에 연결되도록 한것이다.That is, the anodes of the first and second PN junction diodes 35 and 36 are connected to the constant voltage source Vcc, and the cathode is connected to the third or fourth Schottky diode.
여기서 상기 본 발명 제2 실시예에 따른 ESD 보호회로의 쇼트키 다이오드와 PN 접합 다이오드의 단면구조를 형성하면 다음과 같다.Here, the cross-sectional structures of the Schottky diode and the PN junction diode of the ESD protection circuit according to the second embodiment of the present invention are as follows.
제4도는 본 발명 제2 실시예에 따른 쇼트키 다이오드와 PN 접합 다이오드의 단면구조이다.4 is a cross-sectional structure of a Schottky diode and a PN junction diode according to a second embodiment of the present invention.
먼저 제4도에서와 같이 P형 반도체 기판(41)의 소정 부분에 고농도 n형 불순물 확산영역(42)이 형성되고, 상기 고농도 n형 불순물 확산영역상에 서로 격리되어 제1, 제2 n형 에피층(43, 43a)이 형성된다.First, as shown in FIG. 4, a high concentration n-type impurity diffusion region 42 is formed in a predetermined portion of the P-type semiconductor substrate 41, and is separated from each other on the high concentration n-type impurity diffusion region to form first and second n-type. The epi layers 43 and 43a are formed.
그리고, 상기 제1 n형 에피층(43)에는 서로 격리되어 P층 제2, 제3 불순물 확산영역(45, 45a)이 형성되고, 상기 제2 n형 에피층(43a)에는 P형 제4 불순물 확산영역(46)이 형성된다.P-type second and third impurity diffusion regions 45 and 45a are formed in the first n-type epitaxial layer 43, and P-type fourth is formed in the second n-type epitaxial layer 43a. An impurity diffusion region 46 is formed.
따라서, 제1 n형 에피층(43)과 P형 제2, 제3 불순물 확산영역(45, 45a)이 쇼트키 다이오드(33 또는 34)가 되고, 제2 n형 에피층(43a)과 P형 제4 불순물 확산영역(46)이 PN 접합 다이오드(35 또는 36)가 된다.Therefore, the first n-type epitaxial layer 43 and the P-type second and third impurity diffusion regions 45 and 45a become the Schottky diodes 33 or 34, and the second n-type epitaxial layer 43a and P The type fourth impurity diffusion region 46 becomes the PN junction diode 35 or 36.
상기와 같이 형성된 쇼트키 다이오드에는 내부회로의 입력단 또는 출력단에 연결되는 금속패드가 형성되고, PN 접합 다이오드에는 정전압원(Vcc)이 인가되는 금속패드가 형성된다.The schottky diode formed as described above is formed with a metal pad connected to an input terminal or an output terminal of an internal circuit, and a metal pad to which a constant voltage source Vcc is applied is formed at the PN junction diode.
여기서, 금속패드는 티타늄-텅스턴 합금(49)과 알루미늄(50)적층되어 형성되고, 쇼트키 다이오드 및 PN 접합 다이오드와 티타늄-텅스텐 합금(49)사이에는 플라티늄 실리사이드(pt-si) 필름(47)이 형성된다.Here, the metal pad is formed by laminating the titanium-tungsten alloy 49 and the aluminum 50, and a platinum silicide (pt-si) film 47 between the Schottky diode and the PN junction diode and the titanium-tungsten alloy 49. ) Is formed.
여기서, 미 설명 부호 44는 필드 산화막이다.Here, reference numeral 44 is a field oxide film.
상기와 같이 구성된 본 발명 제2 실시예의 ESD 보호회로의 동작은 다음과 같다.The operation of the ESD protection circuit of the second embodiment of the present invention configured as described above is as follows.
먼저 입력단 또는 출력단에 부(-)의 정전기가 인가되면 상기 제1, 제2 쇼트키 다이오드(31, 32)가 각각 도통되어 접지단(GND)으로 부(-)의 정전기를 방지시키고, 정(+)의 정전기가 인가되면 상기 제1, 제2 PN 접합 다이오드(35, 36)의 역방향 접합 캐패시턴스 특성을 이용하여 상기 제3, 제4 쇼트키 다이오드(33, 34)를 통해 전이된 정(+)의 정전기가 상기 제1, 제2 PN 접합 다이오드(35, 36)의 에노드에 각각 연결된 Vcc로 방전된다.First, when negative static electricity is applied to an input terminal or an output terminal, the first and second Schottky diodes 31 and 32 are electrically connected to prevent negative static electricity from the ground terminal GND. When positive static electricity is applied, positive (+) transferred through the third and fourth Schottky diodes 33 and 34 using the reverse junction capacitance characteristics of the first and second PN junction diodes 35 and 36. ) Is discharged to Vcc connected to the anodes of the first and second PN junction diodes 35 and 36, respectively.
이상 상술한 바와같이 본 발명의 ESD 보호회로는, 집접회로(IC : Integrated Circuit)가 견딜수 있는 ESD 전압이 높아지고, 특히 정(+), 부(-) ESD 전압 중 정(+) ESD 전압을 증가시킬 수 있다.As described above, the ESD protection circuit of the present invention increases the ESD voltage that an integrated circuit (IC) can withstand, and increases the positive ESD voltage among positive and negative ESD voltages. You can.
또한 바이폴라 산화막 격리 공정을 이용한 집적 회로의 경우, 에피택셜층과 접합의 깊이가 얕은 경우가 많으므로 높은 ESD전압에도 견딜 수 있는 본 발명의 본 ESD 보호회로를 사용하면 내부 회로를 효과적으로 보호할 수 있다.In the case of an integrated circuit using a bipolar oxide isolation process, since the epitaxial layer and the junction depth are often shallow, the present ESD protection circuit capable of withstanding high ESD voltage can effectively protect the internal circuit. .
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Legal Events
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|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| J201 | Request for trial against refusal decision | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20051021 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |