KR0176200B1 - Defect analysis method of semiconductor device - Google Patents
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Abstract
본 발명은 반도체 장치의 결함분석방법에 관해 개시한다. 본 발명에 의한 반도체장치의 결함 분석방법은 반도체기판 상에 절연막을 형성하고 상기 절연막을 에칭하는 방법으로 상기 반도체기판에 내포된 결함을 분석하는 반도체장치의 결함 분석방법에 있어서, 상기 절연막은 가변전원전압을 이용하는 양극산화방법으로 형성하고 상기 절연막의 에칭은 에칭시 반도체기판이 손상되는 것을 방지하기 위해 저 농도의 불산을 사용한다.The present invention relates to a defect analysis method of a semiconductor device. A defect analysis method of a semiconductor device according to the present invention is a defect analysis method of a semiconductor device in which a defect contained in the semiconductor substrate is analyzed by forming an insulating film on the semiconductor substrate and etching the insulating film. It is formed by an anodization method using a voltage and the etching of the insulating film uses a low concentration of hydrofluoric acid to prevent damage to the semiconductor substrate during etching.
따라서 본 발명에 의한 반도체장치의 결함분석방법은 신속정확하게 웨이퍼나 반도체장치에 내포된 결함을 평가할 수 있으므로, 이를 바탕으로 하여 공정진행에 있어서의 불합리한 점을 개선하고 산화막과 관련된 고장원인은 배척하여 반도체장치의 수율개선에 크게 기여할 수 있다. 또한, 작업자나 환경오염의 유해가능성을 크게 줄일 수 있다.Therefore, the defect analysis method of the semiconductor device according to the present invention can quickly and accurately evaluate the defects contained in the wafer or the semiconductor device. Therefore, based on this, it is possible to improve the unreasonableness in the process progress and to eliminate the cause of failure related to the oxide film. It can greatly contribute to improving the yield of the device. In addition, it is possible to greatly reduce the possibility of harm to workers or environmental pollution.
Description
제1도는 종래 기술에 의한 반도체장치의 결함 분석방법을 나타낸 도면이다.1 is a view showing a defect analysis method of a semiconductor device according to the prior art.
제2도 및 제3도는 본 발명에 의한 반도체장치의 결함 분석방법을 단계별로 나타낸 도면들이다.2 and 3 are diagrams showing step by step methods of defect analysis of a semiconductor device according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
40 : 전해물질 42 : 웨이퍼40: electrolytic material 42: wafer
43 : 절연막 45 : 가변전원전압43 insulating film 45 variable power supply voltage
본 발명은 반도체장치의 결함 분석방법에 관한 것으로서, 특히 웨이퍼 표면을 양극산화시키는 양극산화법을 사용하여 결함을 분석하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for analyzing defects in semiconductor devices, and more particularly, to a method for analyzing defects using an anodization method for anodizing a wafer surface.
웨이퍼를 형성할 때나 형성된 웨이퍼 상에 반도체 소자들을 형성할 때, 물질의 특성으로 인해서 또는 형성할 당시의 분위기(예컨대, 반응챔버내의 압력, 온도나 청정도) 등에 의해 유입되는 불순물 또는 전단계에서 형성된 반도체소자에 어떤 문제가 있을 경우에 의해 웨이퍼나 그위에 형성된 반도체소자들에는 다양한 형태의 결함이 형성된다.When forming the wafer or when forming the semiconductor elements on the formed wafer, the impurity introduced by the characteristics of the material or the atmosphere at the time of formation (for example, pressure, temperature or cleanliness in the reaction chamber) or the semiconductor formed in the previous step When a problem occurs in a device, various types of defects are formed in a wafer or semiconductor elements formed thereon.
예를 들어, 웨이퍼를 형성하기 위해서는 먼저 실리콘이나 게르라마늄을 바탕으로한 순수 웨이퍼를 형성한 다음, 실제 반도체장치에 사용되는 p형이나 n형 웨이퍼를 형성하기 위해 n형이나 p형 불순물을 주입한다. 웨이퍼에 불순물을 주입하는 방법은 열확산이나 이온주입방법이 있는데, 주로 이온주입방법이 사용된다.For example, to form a wafer, a pure wafer based on silicon or germanium is first formed, and then n-type or p-type impurities are implanted to form a p-type or n-type wafer used in a real semiconductor device. do. As a method of injecting impurities into a wafer, there are thermal diffusion and ion implantation methods. An ion implantation method is mainly used.
이온 주입방법은 이온상태의 입자를 웨이퍼에 충돌시켜서 주입하는 방법인데, 충돌된 이온은 입사에너지나 이온의 종류, 웨이퍼의 상태 등에 따라서 결정되는 어떤 깊이까지 도달하여, 웨이퍼에 결정구조적인 손상을 주는 것이 특색이다. 웨이퍼내에 주입된 각각의 이온은 결정격자중에서 충돌을 반복하면서 내부로 나아가서 정지한다. 이때, 이온이 정지하는 과정에서 이온이 가진 에너지가 주위의 웨이퍼를 구성하는 결정으로 전이된다. 이 결과 주입된 이온은 그 둘레의 결정에 구조적인 결함을 남긴다. 이 영역은 상호 오버랩해서 웨이퍼상의 이온이 주입된 영역의 표면전면에 걸쳐 결함층을 형성한다.The ion implantation method involves injecting particles in an ionic state by colliding with the wafer. The collided ions reach a certain depth determined according to incident energy, type of ions, wafer state, etc., thereby causing damage to the crystal structure. It is characteristic. Each ion implanted in the wafer advances and stops inward while repeating the collision in the crystal lattice. At this time, in the process of stopping the ions, the energy of the ions is transferred to the crystal constituting the surrounding wafer. As a result, the implanted ions leave structural defects in the crystals around them. These regions overlap each other to form a defect layer over the entire surface of the region into which ions on the wafer are implanted.
이온 주입에 의한 결함외에도 식각공정에서도 결함이 발생된다. 예컨대, 습식공정이후의 금속오염에 의해 웨이퍼 표면에 결함이 형성되기도 한다.In addition to defects caused by ion implantation, defects occur in the etching process. For example, defects may be formed on the wafer surface due to metal contamination after the wet process.
또한, 열처리공정에서 확산에 의해 한 물질층에서 다른 물질층으로의 입자들의 이동에 의해 결정내에 결함이 발생되기도 한다.In addition, defects may occur in the crystal due to the movement of particles from one material layer to another by diffusion in the heat treatment process.
결과적으로 볼 때, 이와 같은 결함을 완전히 제거하는 것은 반도체장치를 제조하는 공정을 살펴볼 때, 현재로서는 불가능에 가깝다.As a result, the complete removal of such defects is currently impossible when looking at the process of manufacturing a semiconductor device.
따라서 결함을 최대한으로 줄이고 결함이 발생된 웨이퍼나 반도체장치를 식별하여 제거하므로써, 수율을 높이는 수 밖에 없다.Therefore, yield is reduced only by reducing defects to the maximum and identifying and removing wafers or semiconductor devices in which defects occur.
이와 같은 취지에서 웨이퍼나 반도체 장치를 제조하는 과정에서 형성된 결함을 분석하여 평가할 수 있는 방법이 제시되었다.To this end, a method for analyzing and evaluating defects formed in manufacturing a wafer or a semiconductor device has been proposed.
결정결함을 평가하는 방법에는 직접적으로는 X선 포토그래피(X-ray photography)에 의한 방법이나 투과형 전자 현미경(Transmission Electron Microscope:이하, TEM이라 한다)에 의한 방법이 있다.As a method for evaluating crystal defects, there is a method directly by X-ray photography or a transmission electron microscope (hereinafter referred to as TEM).
결함의 존재 개소를 조사하기 위해서 실리콘 중에 구리 등을 확산시켜, 그것이 전위(dislocation)에 따라서 침전한 상태를 적외 현미경에 의해서 관찰하는 방법등도 자주 사용된다.In order to investigate the presence of a defect, the method of diffusing copper etc. in silicon and observing the state which precipitated according to dislocation by infrared microscope etc. is also frequently used.
그러나 실제적으로 사용되는 가장 편리하고 이해하기 쉬운 결함평가 수단은 에칭법이다. 일반적으로 에칭, 특히 전면에칭은 웨이퍼나 반도체장치의 표면의 세정이나 불필요한 막을 제거하는 것이 주목적이지만, 이러한 목적외에도 필요한 막 두께만 남기고 에칭제거하는 경우나 결함, 예컨대 결정의 전이, 점 결함, 슬립 및 스와르 등의 결정의 흐트러지는 것을 육안으로 검사하기 위해서도 실시된다.However, the most convenient and understandable defect evaluation means actually used is the etching method. In general, the etching, in particular the front etching, is primarily intended to clean the surface of the wafer or semiconductor device or to remove unnecessary films. However, in addition to these purposes, etching or removing defects such as crystal transition, spot defects, slippage, It is also carried out to visually inspect the disturbance of a crystal such as Swarr.
실리콘 결정중의 결함이 형성되면, 그 결함개소는 결정내의 다른 부분에 비해 높은 포텐셜에너지를 갖는다. 에칭법은 이와 같이 포텐셜에너지가 높은 부분에 에칭반응이 집중적으로 일어나는 성질을 이용한 것으로서, 결함의 형상이나 크기가 에칭패턴에 그대로 나타나는 것이 특징이다. 에칭 피터(pit)의 대소에 따라서 결함이 가진 에너지의 대소를 알 수 있다. 그러나, 이러한 에칭 선택성은 에칭액의 조성 등에 따라 크게 좌우된다. 현재, 널리 사용되고 있는 대표적인 결정결함 관찰용 에칭액과 그 조성은 아래의 표와 같다.When defects in the silicon crystal are formed, the defect sites have higher potential energy than other parts in the crystal. The etching method utilizes a property in which an etching reaction is concentrated at a portion of high potential energy, and the feature is that the shape and size of a defect appear in the etching pattern as it is. The magnitude of the energy of the defect can be known depending on the magnitude of the etching pit. However, such etching selectivity greatly depends on the composition of the etching solution and the like. At present, the etching liquid for observing a typical crystal defect and its composition are shown in the following table.
일반적으로 에칭액의 조성은 에칭속도의 등방위 의존성과 깊은 관련이 있다.In general, the composition of the etchant is strongly related to the isotropic dependency of the etching rate.
표 1의 에칭액중 현재 널리 사용되고 있는 에칭액인 SECCO를 사용하여 웨이퍼나 반도체장치에 형성된 결함을 분석하는 방법을 첨부된 도면을 참조하여 상세하게 설명한다.A method of analyzing a defect formed in a wafer or a semiconductor device using SECCO, an etching solution currently widely used among the etching solutions in Table 1, will be described in detail with reference to the accompanying drawings.
제1도는 종래 기술에 의한 반도체장치의 결함 분석방법을 나타낸 단면도이다.1 is a cross-sectional view showing a defect analysis method of a semiconductor device according to the prior art.
제1도를 참조하면, 종래 기술에 의한 SECCO에칭액을 사용하여 결함분석방법은 먼저, 용기(10)안에 결함을 내포한 실리콘기판(12)을 넣는다. 실리콘기판(12)은 그 위에 반도체소자들이 형성되어 있을 수도 있고 형성되지 않은 것일 수도 있다. 용기(10)안에 실리콘기판(12)을 넣은 후 용기(10)안에 에칭액, 즉 SECCO액을 실리콘기판(12)이 완전히 잠길 정도로 채운다.Referring to FIG. 1, in the defect analysis method using the SECCO etching solution according to the prior art, the silicon substrate 12 containing the defect is first placed in the container 10. The silicon substrate 12 may or may not have semiconductor elements formed thereon. After the silicon substrate 12 is placed in the container 10, the etching liquid, that is, SECCO liquid, is filled in the container 10 to the extent that the silicon substrate 12 is completely submerged.
SECCO액의 조성은 표 1에서 알 수 있는 것 처럼, 중 크롬산(K2Cr2O7)과 불화 수소(HF)이다. 불화수소는 50% HF이다. SECCO액은 수용액 상태이므로 중 크롬산과 불화수소에 순수(D.I)를 더 첨가한다. 이와 같은 조성을 갖는 SECCO액의 각 조성물의 양은 중 크롬산과 50% 불화수소 및 순수가 각각 50g, 2500ml 및 1250ml이다.As can be seen in Table 1, the composition of the SECCO liquid is dichromic acid (K 2 Cr 2 O 7 ) and hydrogen fluoride (HF). Hydrogen fluoride is 50% HF. Since SECCO solution is an aqueous solution, add pure water (DI) to heavy chromic acid and hydrogen fluoride. The amount of each composition of SECCO liquid having such a composition is 50 g, 2500 ml and 1250 ml of chromic acid, 50% hydrogen fluoride and pure water, respectively.
용기(10)내의 SECCO액을 채운 후 3분 정도의 시간이 경과되면, 실리콘기판(10)상에는 먼저 SECCO액내의 중 크롬산과 실리콘(Si)원자가 반응하여 실리콘기판(10) 표면에 산화막(SiO2:16)을 형성한다. 이후 형성된 산화막(16)은 SECCO액내의 불화수소에 의해 에칭된다.After about 3 minutes has elapsed after filling the SECCO liquid in the container 10, the first layer reacts with the heavy chromic acid and silicon (Si) atoms in the SECCO liquid to form an oxide film (SiO 2 ) on the surface of the silicon substrate 10. Form (16). The formed oxide film 16 is then etched by hydrogen fluoride in the SECCO liquid.
일단, 중 크롬산에 의해 실리콘기판(10)에 형성되는 산화막은 실리콘기판(12)에 내포된 결함을 그대로 내포한다. 이와 같은 상태에서 산화막(16)을 에칭하면, 산화막(16)의 결함을 내포한 부분은 그렇지 않은 부분에 비해 에칭율(분당 0.8㎛/Min)이 높다. 따라서 다른 부분에 비해 산화막(16)이 제거되는 속도가 다른 부분에 비해 빠르기 때문에 우선적으로 결함(예컨대, 결정결함)의 형태가 보이게 된다. 이와 같은 결함은 산화막이 완전히 제거될 때 까지 그대로 남아 있으므로 일정한 부피의 결함 밀도를 계산할 수 있다.First, the oxide film formed on the silicon substrate 10 by heavy chromic acid contains the defect contained in the silicon substrate 12 as it is. When the oxide film 16 is etched in such a state, the portion containing the defect of the oxide film 16 has a higher etching rate (0.8 µm / min per minute) than the portion that does not contain the defect. Therefore, since the removal rate of the oxide film 16 is faster than that of other parts, the shape of defects (for example, crystal defects) is preferentially seen. Since such defects remain until the oxide film is completely removed, the defect density of a certain volume can be calculated.
그러나, 상술한 바와 같은 종래 기술에 있어서, 실리콘기판 상에 형성된 산화막의 분당 0.8㎛라는 에칭율은 실리콘 기판의 표면근처에 형성된 결함들과 실리콘기판의 깊이에 따른 결함분포를 추적하기에는 너무 빠른 에칭율이다. 실리콘기판에 형성된 결함은 대개가 깊은 곳에 형성된다. 따라서 종래 기술에 의한 결함분석방법은 기판의 깊이에 따른 정확한 결함분포를 얻기 어렵다.However, in the prior art as described above, the etching rate of 0.8 [mu] m per minute of the oxide film formed on the silicon substrate is too fast to track defects formed near the surface of the silicon substrate and the defect distribution according to the depth of the silicon substrate. to be. Defects formed on the silicon substrate are usually formed deep. Therefore, the defect analysis method according to the prior art is difficult to obtain an accurate defect distribution according to the depth of the substrate.
또한, 종래 기술에 의한 결함분석방법인 SECCO에칭액에 의한 방법은 그 조성으로 불산이나 중 크롬산과 같은 강산류를 사용하므로 작업자에 유해하며, 결함분석이 끝난 후 에칭액에 처리에도 환경오염 등을 고려해야 하는등 많은 불편이 따른다.In addition, the SECCO etching solution, which is a defect analysis method according to the prior art, uses a strong acid such as hydrofluoric acid or heavy chromic acid as its composition, which is harmful to the worker. This brings a lot of inconvenience.
따라서 본 발명의 목적은 상술한 종래 기술이 갖는 문제점을 해결하기 위한 것으로서, 환경 오염과 작업자에 대한 유해성을 극복할 수 있으면서 동시에 기판에 내포된 결함분석을 쉽게할 수 있는 반도체장치의 결함 분석방법을 제공함에 있다.Accordingly, an object of the present invention is to solve the problems of the prior art described above, and it is possible to overcome the environmental pollution and the hazards to workers, and at the same time, to solve the defects included in the substrate. In providing.
상기 목적을 달성하기 위하여, 본 발명에 의한 반도체장치의 결함 분석방법은 반도체기판 상에 절연막을 형성하고 상기 절연막을 에칭하는 방법으로 상기 반도체기판에 내포된 결함을 분석하는 반도체장치의 결함 분석방법에 있어서, 상기 절연막은 가변전원전압을 이용하는 양극산화방법으로 형성하고 상기 절연막의 에칭은 에칭시 반도체기판이 손상되는 것을 방지하기 위해 저 농도의 불산을 사용하는 것을 특징으로 한다.In order to achieve the above object, a defect analysis method of a semiconductor device according to the present invention is a defect analysis method of a semiconductor device for analyzing a defect contained in the semiconductor substrate by forming an insulating film on the semiconductor substrate and etching the insulating film. The insulating film is formed by an anodizing method using a variable power supply voltage, and the etching of the insulating film is characterized by using a low concentration of hydrofluoric acid to prevent damage to the semiconductor substrate during etching.
상기 양극 산화방법에서는 일반적으로 전해질이 사용되는데, 본 발명에서는 상기 전해질로 일정량의 에틸렌글리콘과 질산칼륨 및 순수를 섞어서 사용한다. 상기 전해질을 이루는 성분의 양은 상기 순서대로 각각 450ml, 2.5g 및 50ml이다.In the anodic oxidation method, an electrolyte is generally used. In the present invention, a predetermined amount of ethylene glycol, potassium nitrate, and pure water are mixed with the electrolyte. The amounts of the components constituting the electrolyte are 450 ml, 2.5 g and 50 ml, respectively, in this order.
또한, 상기 양극 산화방법에서 양극에 가해지는 전압은 가변 직류전압으로써, 16~120볼트(V)까지 조정할 수 있다. 이와 같은 전압범위에서 상기 절연막은 최소 0.01㎛까지 형성할 수 있다.In addition, the voltage applied to the anode in the anodic oxidation method is a variable DC voltage, it can be adjusted to 16 to 120 volts (V). In this voltage range, the insulating film may be formed to at least 0.01 μm.
그리고 본 발명에서 사용되는 상기 저 농도의 불산(HF)으로는 예컨대, 5%HF를 사용한다.And as the low concentration of hydrofluoric acid (HF) used in the present invention, for example, 5% HF is used.
이와 같이 본 발명은 가변 직류전압을 사용하는 양극산화방법에 의해 반도체기판 상에 형성되는 절연막의 두께를 조정할 수 있으며, 저 농도의 불산을 사용하여 상기 절연막을 제거한다.As described above, the present invention can adjust the thickness of the insulating film formed on the semiconductor substrate by an anodizing method using a variable DC voltage, and remove the insulating film by using a low concentration of hydrofluoric acid.
따라서 상기 형성되는 절연막의 표면거칠기를 양호하게하여 상기 절연막의 특성 평가 예컨대, 절연막의 수명(lifetime), 2차 이온 질량분석기(Secondary Ion Mass Spectrometry:이하, SIMS이라 한다)를 이용한 표면분석 등을 용이하게 하여 이온 주입에 따른 기판의 손상 평가와 반도체기판의 깊이에 따른 결함분포를 정확하게 측정할 수 있다. 뿐만 아니라 상기 절연막을 제거할 때 상기 반도체기판의 표면이 손상되는 것을 종래기술에 의한 것보다 훨씬 줄일 수 있으며, 작업자에 대한 유해성과 환경오염을 크게 줄일 수 있다.Therefore, the surface roughness of the formed insulating film is improved to facilitate the property evaluation of the insulating film, for example, the lifetime of the insulating film, surface analysis using a secondary ion mass spectrometer (hereinafter referred to as SIMS), and the like. As a result, damage evaluation of the substrate due to ion implantation and defect distribution according to the depth of the semiconductor substrate can be accurately measured. In addition, damage to the surface of the semiconductor substrate when removing the insulating film can be much reduced than in the prior art, it can significantly reduce the hazards and environmental pollution to workers.
이하, 본 발명에 의한 반도체장치의 결함 분석방법을 첨부된 도면을 참조하여 상세하게 설명한다.Hereinafter, a defect analysis method of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
제2도 및 제3도는 본 발명에 의한 반도체장치의 결함 분석방법을 단계별로 나타낸 도면들이다. 제2도를 참조하면, 본 발명에 의한 반도체장치의 결함분석방법은 종래 기술에 의한 결함 분석방법의 하나인 SECCO에칭법대신에 양극산화법을 사용한다.2 and 3 are diagrams showing step by step methods of defect analysis of a semiconductor device according to the present invention. Referring to FIG. 2, the defect analysis method of the semiconductor device according to the present invention uses the anodization method instead of the SECCO etching method, which is one of the defect analysis methods according to the prior art.
상기 양극 산화법은 양극에 놓이는 물체에 전해질을 전기분해하여 필요한 박막을 형성하는 방법인데, 본 발명에서는 이와 같은 양극 산화법을 이용하여 웨이퍼나 반도체장치의 한 표면을 일정두께로 산화, 즉 양극산화시켜 절연막을 형성하고 다시 상기 절연막을 에칭하는 단계를 반복하여 상기 웨이퍼나 반도체장치에 형성된 결합을 분석하는 것이다. 이와 같은 방법은 비단 상기 웨이퍼나 반도체장치에 형성된 결함분석에만 사용되는 것이 아니라 확산면의 쉬트 저항율을 측정하는데도 사용된다.The anodic oxidation method is a method for forming a necessary thin film by electrolyzing an electrolyte on an object placed on the anode. In the present invention, the surface of a wafer or a semiconductor device is oxidized to a predetermined thickness, that is, anodized by using the anodic oxidation method. Forming and then etching the insulating film is repeated to analyze the bond formed in the wafer or the semiconductor device. This method is not only used for defect analysis formed on the wafer or semiconductor device but also for measuring sheet resistivity of the diffusion surface.
상기 양극산화방법을 이용하여 웨이퍼에 형성되어 있는 결함을 분석하는 방법을 설명하면, 먼저, 에칭공정을 진행할 수 있는 용기(40)에 결함이 형성되어 있는 웨이퍼(42) 또는 반도체장치를 백금전극(44)에 놓는다. 이때, 상기 웨이퍼(42)의 경우는 자연상태에서 자연산화막이 그 표면에 형성되므로 우선적으로 이를 제거한다. 상기 백금전극(44)에는 전원전압(45)의 양극이 연결된다. 상기 전원전압(45)의 음극은 상기 용기(40)내의 윗쪽에 상기 웨이퍼(42)와 일정간격 떨어져서 있다. 상기 전원전압(45)은 가변성이 있으며, 유효 가변전압범위는 직류전압으로 16V~120V이다.Referring to the method for analyzing defects formed on the wafer by using the anodization method, first, a wafer 42 or a semiconductor device in which defects are formed in a container 40 in which an etching process can be performed may be used. 44). At this time, in the case of the wafer 42, since a natural oxide film is formed on its surface in a natural state, it is first removed. The anode of the power supply voltage 45 is connected to the platinum electrode 44. The cathode of the power supply voltage 45 is spaced apart from the wafer 42 above the vessel 40 by a predetermined distance. The power supply voltage 45 is variable, and the effective variable voltage range is 16V to 120V as a DC voltage.
이어서 제3도를 참조하면, 상기 용기(40)에 전해물질(48)을 채우는데, 채우는 정도는 상기 음극(46)이 상기 전해물질(48)에 완전히 잠길정도로 채운다. 상기 전해물질(48)로는 순수(DI)에 에틸렌글리콜(ethylenglycol )과 질산칼륨을 일정량 혼합하여 사용한다. 상기 전해물질(48)을 구성하는 성분들이 섞이는 양은 순수 50ml와 에틸렌글리콜 450ml 및 질산칼륨 2.5g이다. 상기 전해물질(48)로써, 상기 에틸렌글리콘과 질산칼륨을 사용하는 한 이유는 상기 웨이퍼(42)나 반도체장치에 절연막(43)을 형성할 때, 절연막(43)의 표면거칠기(roughness)가 좋아지기 때문이다. 상기 절연막(43)의 표면거칠기가 좋으면, 상기 절연막(43)의 수명(lifetime)측정과 SIMS을 이용한 웨이퍼나 반도체장치의 표면분석을 용이하게 한다.Subsequently, referring to FIG. 3, the container 40 is filled with an electrolytic material 48, and the filling degree is such that the cathode 46 is completely submerged in the electrolytic material 48. The electrolytic material 48 is used by mixing a predetermined amount of ethylene glycol (ethylenglycol) and potassium nitrate in pure water (DI). The amount of the components constituting the electrolyte 48 is 50 ml of pure water, 450 ml of ethylene glycol, and 2.5 g of potassium nitrate. One reason for using the ethylene glycol and potassium nitrate as the electrolytic material 48 is that when the insulating film 43 is formed on the wafer 42 or the semiconductor device, the surface roughness of the insulating film 43 is reduced. Because it gets better. If the surface roughness of the insulating film 43 is good, it is easy to measure the lifetime of the insulating film 43 and to analyze the surface of the wafer or semiconductor device using SIMS.
상기 SIMS를 이용하는 방법은 약 10KeV에서 스퍼터링으로 알곤이나 산소의 이온빔을 분석대상의 표면에 쏘아 표면의 원자를 튀어 나오게 하여 분석대상의 표면을 분석하는 방법이다.The method using the SIMS is a method of analyzing the surface of the analyte by sputtering at about 10 KeV to shoot an ion beam of argon or oxygen on the surface of the analyte.
또한, 상기 절연막(43)의 표면거칠기가 좋으면, 이온주입에 의한 웨이퍼나 반도체장치의 손상평가와 이때 형성된 결함의 깊이에 따른 분포를 정확하게 평가할 수 있다.In addition, if the surface roughness of the insulating film 43 is good, it is possible to accurately evaluate the damage of the wafer or the semiconductor device by ion implantation and the distribution according to the depth of the defect formed at this time.
상기 전원전압(45)과 백금전극(44)사이에는 가변저항기(52)와 전류계(54)가 직렬로 연결되어 있다.A variable resistor 52 and an ammeter 54 are connected in series between the power supply voltage 45 and the platinum electrode 44.
상기 전해물질(48)을 상기 용기(40)에 채운상태에서 상기 가변전원전압(45)의 전압을 정해진 범위내에서 조정하여 상기 두 전극(44,46)에 인가한 후 얼마의 시간이 지나면, 상기 웨이퍼(42)상에는 일정두께의 절연막(43)이 형성된다. 상기 절연막(43)으로는 웨이퍼(42)를 구성하는 실리콘원자와 전해물질(48)을 구성하는 질산칼륨의 산소원자가 반응하여 웨이퍼(42)상에 형성되는 산화막(SiO2)이다. 상기 전해물질(48)이 전기분해되는 율은 상기 백금전극(44)과 음극(46)에 가해지는 전위차에 비례한다. 즉, 상기 가변전원전압에 비례한다. 상기 전해물질(48)이 전기분해되는 율은 곧 상기 백금전극(44)상의 웨이퍼(42)상에 적층되는 절연막(43)의 두께를 결정한다. 결과적으로 상기 가변전원전압을 조정하므로서 상기 웨이퍼(42)상에 형성되는 절연막(43)의 두께를 조정할 수 있게 된다. 본 발명의 실시예에 의하면, 상기 가변전원전압(45)을 조정하므로서 상기 절연막(43)의 두께는 최소 0.01㎛까지 형성할 수 있다. 본 발명은 이와 같이 상기 결함을 포함하고 있는 웨이퍼(42)나 반도체장치 상에 종래 기술에 비해 매우 얇은 절연막(예컨대, 산화막)을 형성할 수 있다. 이 말은 상기 절연막(43)의 에칭율을 매우 작게할 수 있다는 것을 의미하므로 상기 웨이퍼(43)나 반도체장치의 얕은 표면에 형성되는 결함을 정확하게 분석할 수 있다. 뿐만 아니라 웨이퍼(42)나 반도체장치의 표면에서부터 시작되어 더 깊은 곳에 까지 형성된 결함의 경우는 순차적으로 웨이퍼(42) 상에 상기 절연막(43)의 형성과 에칭을 반복함으로써, 웨이퍼(42)의 두께에 따른 결함의 프로화일을 정확히 측정할 수도 있다.In the state where the electrolytic material 48 is filled in the container 40, after some time has passed after the voltage of the variable power supply voltage 45 is adjusted within a predetermined range and applied to the two electrodes 44 and 46, An insulating film 43 having a predetermined thickness is formed on the wafer 42. The insulating film 43 is an oxide film (SiO 2 ) formed on the wafer 42 by reaction between silicon atoms constituting the wafer 42 and oxygen atoms of potassium nitrate constituting the electrolytic material 48. The rate at which the electrolyte 48 is electrolyzed is proportional to the potential difference applied to the platinum electrode 44 and the cathode 46. That is, it is proportional to the variable power supply voltage. The rate at which the electrolytic material 48 is electrolyzed determines the thickness of the insulating film 43 deposited on the wafer 42 on the platinum electrode 44. As a result, the thickness of the insulating film 43 formed on the wafer 42 can be adjusted by adjusting the variable power supply voltage. According to the exemplary embodiment of the present invention, the thickness of the insulating layer 43 may be formed to at least 0.01 μm by adjusting the variable power supply voltage 45. According to the present invention, a very thin insulating film (for example, an oxide film) can be formed on the wafer 42 or the semiconductor device including the defect as described above. This means that the etching rate of the insulating film 43 can be made very small, so that defects formed on the shallow surface of the wafer 43 or the semiconductor device can be analyzed accurately. In addition, in the case of a defect formed starting from the surface of the wafer 42 or the semiconductor device and extending deeper, the thickness of the wafer 42 may be sequentially formed by repeatedly forming and etching the insulating film 43 on the wafer 42. It is also possible to accurately measure the profile of a defect.
상기 결함분석이 끝난 후 상기 절연물질(48)의 전기분해에 의해 상기 웨이퍼(42) 또는 반도체장치에 형성된 절연막(43)을 제거한다. 상기 절연막(43)을 제거하는 공정은 상기 용기(40)에서 상기 전해물질(48)을 완전히 제거한다. 이때, 상기 가변전원전압(45)을 제거한다.After the defect analysis, the insulating layer 43 formed on the wafer 42 or the semiconductor device is removed by electrolysis of the insulating material 48. The process of removing the insulating layer 43 completely removes the electrolyte 48 from the container 40. At this time, the variable power supply voltage 45 is removed.
상기 절연막, 특히 산화막을 제거하기 위해서는 낮은 농도(예컨대, 5%)의 불산(HF)를 사용한다. 이와 같이 낮은 농도의 불산을 사용하는 것은 상기 절연막(43)을 제거할 때, 발생할 수 있는 웨이퍼(42)표면의 손상을 방지하기 위함이다. 또한, 종래보다 작업자의 건강과 주위 환경오염에 대한 유해가능성을 훨씬 줄일 수 있다.To remove the insulating film, especially the oxide film, a low concentration (eg, 5%) of hydrofluoric acid (HF) is used. The use of such a low concentration of hydrofluoric acid is to prevent damage to the surface of the wafer 42 which may occur when the insulating film 43 is removed. In addition, it is possible to reduce the possibility of harmful to the health of the worker and environmental pollution much more than the conventional.
이상, 본 발명은 양극산화법을 사용하여 재료의 특성상 또는 공정진행중에 형성된 결함을 내포하고 있는 웨이퍼나 반도체장치의 표면에 형성하는 절연막(특히 산화막)의 두께를 조절하여 형성할 수 있다. 특히, 상기 절연막의 두께를 종래 기술에 의한 것보다 훨씬 얇게 형성할 수 있다. 양극산화법의 이와 같은 성질을 이용하여 본 발명에서는 웨이퍼나 반도체장치의 표면근처에 있는 결함(예컨대, 결정결함)을 신속하고 정확하게 분석할 수 있다. 뿐만 아니라, 이온주입에 의한 깊이에 따른 결함의 분포도 쉽게 평가할 수 있다. 또한, 본 발명에서는 종래 기술에서 사용하는 중크롬산이나 고농도의 불산같은 강산류보다 훨씬 약한 저농도(예컨대 5%)의 불산을 사용하여 상기 절연막을 제거하므로 작업자나 주위환경을 유해할 가능성이 매우 낮다.As described above, the present invention can be formed by controlling the thickness of an insulating film (especially an oxide film) formed on the surface of a wafer or a semiconductor device that contains defects formed during the process or in the process of the material using an anodization method. In particular, the thickness of the insulating film can be formed much thinner than that according to the prior art. By utilizing this property of anodizing, the present invention can quickly and accurately analyze defects (for example, crystal defects) near the surface of a wafer or a semiconductor device. In addition, the distribution of defects according to the depth by ion implantation can be easily evaluated. In addition, in the present invention, since the insulating film is removed by using a low concentration (eg 5%) of hydrofluoric acid which is much weaker than strong acids such as dichromic acid or high concentration of hydrofluoric acid used in the prior art, it is very unlikely that the worker or the surrounding environment will be harmful.
결과적으로 본 발명을 이용하므로써, 신속 정확하게 웨이퍼나 반도체장치에 내포된 결함을 평가할 수 있고, 이를 바탕으로 공정진행에 있어서의 불합리한 점을 개선하고 산화막과 관련된 고장원인은 배척하여 반도체장치의 수율을 개선할 수 있다.As a result, by using the present invention, it is possible to quickly and accurately evaluate defects inherent in a wafer or a semiconductor device, and to improve the yield of the semiconductor device by eliminating irrationalities in the process and eliminating the causes of failures related to the oxide film. can do.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서의 통상의 지식을 가진자에 의하여 실시가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications can be made by those skilled in the art within the technical spirit of the present invention.
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