KR0172750B1 - Flash memory device - Google Patents
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Abstract
본 발명은 플래쉬 메모리장치(Flash Memory device)에 관한 것으로서, 멀티레벨 셀의 각각의 워드라인 전압을 순차적으로 변환시켜 하나의 센스앰프로 멀티레벨 셀의 데이터를 센싱하도록 한 플래쉬 메모리 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a flash memory device, and more particularly, to a flash memory device in which a word line voltage of a multilevel cell is sequentially converted to sense data of a multilevel cell with one sense amplifier.
Description
제1도는 종래의 플래쉬 메모리 장치의 회로도.1 is a circuit diagram of a conventional flash memory device.
제2도는 본 발명에 따른 플래쉬 메모리 장치의 회로도.2 is a circuit diagram of a flash memory device according to the present invention.
제3도는 제2도를 설명하기 위해 도시한 파형도.3 is a waveform diagram illustrating the second diagram.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 클럭신호 발생회로 2 : 펄스 발생회로1: Clock signal generating circuit 2: Pulse generating circuit
3 : 센스앰프 4 : 데이터 입출력 카운터3: sense amplifier 4: data input / output counter
본 발명은 플래쉬 메모리 장치에 관한 것으로, 특히 멀티레벨 셀의 각각의 워드라인 전압을 순차적으로 변화시켜 하나의 센스앰프로 멀티레벨셀의 데이터를 센싱(sensing)하도록 한 플래쉬 메모리 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a flash memory device, and more particularly, to a flash memory device configured to sense data of a multilevel cell with one sense amplifier by sequentially changing each word line voltage of the multilevel cell.
일반적으로 멀티레벨 셀의 데이터를 센싱하기 위해서는 센스앰프가 사용되게 된다. 그러나 종래의 플래쉬 메모리 장치에서는 제1도에 도시된 바와같이 2m개의 데이터를 저장할 수 있는 멀티레벨 셀을 센싱하기 위해서는 m 개의 센스앰프(S/A1 내지 S/Am)가 필요하게 된다. 또한, 상기 m개의 센스앰프(S/A1 내지 S/Am)를 콘트롤하기 위한 엔코더 로직회로(11)가 필요하게 되어 이를 수용하는 실리콘 면적이 커지게 되는 단점이 있다.In general, a sense amplifier is used to sense data of a multilevel cell. However, in the conventional flash memory device, as illustrated in FIG. 1, m sense amplifiers S / A1 to S / Am are required to sense a multilevel cell capable of storing 2 m data. In addition, an encoder logic circuit 11 for controlling the m sense amplifiers S / A1 to S / Am is required, and thus a silicon area accommodating the same is increased.
따라서 본 발명은 멀티레벨 셀의 각각의 워드라인 전압을 순차적으로 변환시켜 하나의 센스앰프로 멀티레벨 셀의 데이터를 센싱하도록 하므로써, 상기한 단점을 해소할 수 있는 플래쉬 메모리 장치를 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide a flash memory device capable of solving the above-mentioned disadvantages by sequentially converting each word line voltage of a multilevel cell to sense data of the multilevel cell with one sense amplifier. have.
상술한 목적을 달성하기 위한 본 발명은 클럭신호 발생회로에서 발생되는 제1 클럭신호의 입력에 따라 다수의 펄스신호가 병렬로 출력되도록 하는 펄스발생회로와, 전원단자 및 노드 K3 간에 병렬로 접속되며, 상기 병렬로 출력되는 다수의 펄스 신호에 따라 순차적으로 턴온되는 다수의 NMOS 트랜지스터와, 상기 노드 K3 및 접지단자간에 접속되며, 상기 노드 K3를 풀다운 시키도록 하는 풀다운 저항과, 상기 전원단자 및 노드 K1 간에 접속되며 상기 노드 K1의 전위를 풀업시키도록 하는 풀업 저항과, 상기 노드 K1 및 접지간에 직렬로 접속되며, 와이-디코더신호 및 상기 노드 K3를 각각 입력으로 하는 패스 트랜지스터 및 멀티레벨 셀과, 상기 전원단자 및 노드 K2 간에 접속되며, 상기 노드 K2의 전위를 풀업시키도록 하는 풀업 저항과, 상기 노드 K2 및 접지간에 직렬로 접속되며, 와이-디코더신호 및 임의의 기준전압을 갖는 워드라인을 각각 입력으로 하는 패스트랜지스터 및 기준 메모리셀과, 상기 노드 K1 및 노드 K2 간에 접속되며, 상기 멀티레벨 셀 및 상기 기준 메모리셀의 전위 레벨을 비교하여 출력신호를 출력하도록 하는 센스앰프와, 상기 센스앰프의 출력신호에 따라 또다른 클럭신호를 발생하도록 하는 상기 클럭신호 발생 회로의 제2 클럭신호를 입력으로 하는 데이터 입출력 카운터와, 상기 데이터 입출력 카운터 및 입출력단자간에 접속되며, 상기 센스앰프의 출력신호에 따라 상기 데이터 입출력 카운터의 데이터를 출력하도록 하는 다수의 입출력 트랜지스터로 구성되는 것을 특징으로 한다.The present invention for achieving the above object is connected in parallel between the pulse generating circuit for outputting a plurality of pulse signals in parallel with the input of the first clock signal generated in the clock signal generating circuit, the power supply terminal and the node K3 And a plurality of NMOS transistors sequentially turned on according to the plurality of pulse signals output in parallel, a pull-down resistor connected between the node K3 and the ground terminal to pull down the node K3, the power terminal and the node K1. A pull-up resistor connected between the node K1 and a pull-up resistor for pulling up the potential of the node K1, a pass transistor and a multilevel cell connected in series between the node K1 and the ground, and receiving a Y-decoder signal and the node K3, respectively; A pull-up resistor connected between a power supply terminal and the node K2 to pull up the potential of the node K2, and between the node K2 and the ground; A fast transistor and a reference memory cell connected in series and having a word line having a Y-decoder signal and an arbitrary reference voltage, respectively; A sense amplifier for outputting an output signal by comparing a potential level of the input signal; a data input / output counter for inputting a second clock signal of the clock signal generation circuit to generate another clock signal according to the output signal of the sense amplifier; And a plurality of input / output transistors connected between the data input / output counter and the input / output terminal to output data of the data input / output counter according to the output signal of the sense amplifier.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
제2도는 본 발명에 따른 플래쉬 메모리 장치의 회로도로서, 제3도를 참조하여 동작을 설명하면 다음과 같다.FIG. 2 is a circuit diagram of a flash memory device according to an embodiment of the present invention. Referring to FIG.
클럭신호 발생회로(1)에서 발생되는 제1 클럭신호(CL)(제3도의 CL)를 입력으로 하는 펄스발생회로(2)에서는 제1 내지 제n 펄스신호(PL1 내지 PLn)(제3도의 PL1 내지 PLn)가 순차적으로 병렬로 발생되게 된다. 상기 제1 내지 제n 펄스신호(PL1 내지 PLn)는 전원단자(Vcc) 및 노드 K3(멀티레벨 셀(MC)의 워드라인(WL))간에 병렬로 접속되는 제1 내지 제n NMOS 트랜지스터(NU1 내지 NUn)로 각각 대응하여 입력되게 된다. 그리고 상기 노드 K3 및 접지(Vss)간에는 풀다운 저항(R2)이 접속된다. 이때 상기 제1 내지 제n NMOS 트랜지스터(NU1 내지 NUn)는 상기 펄스발생회로(2)에서 발생되는 제1 내지 제n 펄스신호(PL1 내지 PLn)에 따라 순차적으로 턴온(turn on)되게 된다. 즉, 최초의 임의의 시간동안에는 상기 제1 펄스 신호(PL1)에 의해 제1 NMOS 트랜지스터(NU1)만 턴온되고, 두번째의 임의의 시간동안에는 상기 제1 및 제2펄스신호(PL1 및 PL2)에 의해 상기 제1 및 제2 NMOS 트랜지스터(NU1 및 NU2)가 턴온된다. 결국 m번째의 임의의 시간동안에는 상기 제1 내지 제n 펄스신호(PL1 내지 PLn)에 의해 상기 제1 내지 제n NMOS 트랜지스터(NU1 내지 NUn)가 모두 턴온 되게 된다.In the pulse generating circuit 2 which receives the first clock signal CL (CL in FIG. 3) generated by the clock signal generating circuit 1, the first to nth pulse signals PL1 to PLn (FIG. PL1 to PLn) are sequentially generated in parallel. The first to nth pulse signals PL1 to PLn are connected to a power supply terminal Vcc and a node K3 (word line WL of the multilevel cell MC) in parallel to the first to nth NMOS transistors NU1. To NUn). A pull-down resistor R2 is connected between the node K3 and the ground Vss. In this case, the first to nth NMOS transistors NU1 to NUn are sequentially turned on according to the first to nth pulse signals PL1 to PLn generated by the pulse generation circuit 2. That is, only the first NMOS transistor NU1 is turned on by the first pulse signal PL1 during the first arbitrary time, and by the first and second pulse signals PL1 and PL2 during the second arbitrary time. The first and second NMOS transistors NU1 and NU2 are turned on. As a result, the first to nth NMOS transistors NU1 to NUn are all turned on by the first to nth pulse signals PL1 to PLn during the m-th random time.
그러므로 상기 멀티레벨 셀(MC)의 워드라인(WL)에는 계단형의 콘트롤게이트 전압이 공급되게 된다(제3도의 WL).Therefore, the stepped control gate voltage is supplied to the word line WL of the multilevel cell MC (WL in FIG. 3).
한편, 전원단자(Vcc) 및 노드 K1 간에 풀업저항(R)이 접속되고, 상기 노드K1 및 접지(Vss)간에는 와이-디코더신호(Yi)를 입력으로 하는 패스 트랜지스터(NY) 및 상기 워드라인(WL)을 입력으로 하는 멀티레벨 셀(MC)이 직렬로 접속되게 된다. 그리고 상기 전원단자(Vcc) 및 노드 K2 간에는 풀업저항(Rr)이 접속되고, 상기 노드 K2 및 접지(Vss)간에는 와이-디코더 신호(Yr)를 입력으로 하는 패스트랜지스터(Nr) 및 임의의 기준전압을 갖는 워드라인(WLr)을 입력으로 하는 기준 메모리셀(MCr)이 직렬로 접속되게 된다. 그리고 상기 노드 K1 및 K2 간에는 상기 멀티레벨 셀(MC) 및 기준 메모리셀(MCr)의 전위 레벨을 비교하기 위한 센스앰프(S/A)가 접속되게 된다. 상기 센스앰프(S/A)에서는 상기 멀티레벨 셀(MC)의 워드라인(MC)으로 콘트롤게이트 전압이 순차적으로 입력될 때마다 상기 기준 메모리셀(MCr)의 전위레벨과 비교하여 센싱하게 된다. 상기 센스앰프(S/A)로부터 센싱된 센스앰프의 출력신호(S1)는 제1 내지 제n 입출력 트랜지스터(NO1 내지 NOn) 및 상기 클럭신호 발생회로(1)로 입력되게 된다. 이때 상기 출력신호(S1)가 로우상태에서 하이상태로 천이될 때, 상기 클럭신호 발생회로(1)에서는 제2 클럭신호(S2)를 발생시키게 된다. 상기 클럭신호 발생회로(1) 에서는 발생되는 상기 제2 클럭신호(S2)는 데이터 입출력 카운터(4)로 입력되게 된다. 상기 데이터 입출력 카운터(4)에서는 상기 센스앰프(S/A)로 부터 센싱된 센스앰프의 출력신호(S1)를 입력으로 하는 상기 제1 내지 제n 입출력 트랜지스터(NO1 내지 NOn)를 통해 제1 내지 제n 입출력단자(I/01 내지 I/On)로 데이터를 출력시키게 된다. 즉, 멀티레벨 셀로 입력되는 워드라인의 전압이 순차적으로 변환될 때마다 하나의 센스앰프로 센싱하도록 하므로써 멀티레벨 셀의 센싱이 가능하게 된다.On the other hand, a pull-up resistor R is connected between the power supply terminal Vcc and the node K1, and a pass transistor NY and the word line between the node K1 and the ground Vss as inputs of a Y-decoder signal Yi. The multilevel cells MC, which take WL) as their inputs, are connected in series. A pull-up resistor Rr is connected between the power supply terminal Vcc and the node K2, and a fast transistor Nr and an arbitrary reference voltage having a Y-decoder signal Yr as an input between the node K2 and the ground Vss. The reference memory cell MCr, which has a word line WLr having an input, is connected in series. A sense amplifier S / A for comparing the potential levels of the multilevel cell MC and the reference memory cell MCr is connected between the nodes K1 and K2. In the sense amplifier S / A, whenever a control gate voltage is sequentially input to the word line MC of the multilevel cell MC, the sense amplifier S / A senses the voltage compared to the potential level of the reference memory cell MCr. The output signal S1 of the sense amplifier sensed by the sense amplifier S / A is input to the first to nth input / output transistors NO1 to NOn and the clock signal generation circuit 1. At this time, when the output signal S1 transitions from the low state to the high state, the clock signal generation circuit 1 generates the second clock signal S2. The second clock signal S2 generated by the clock signal generation circuit 1 is input to the data input / output counter 4. In the data input / output counter 4, the first to nth input / output transistors NO1 to NOn through the first to nth input / output transistors NO1 to NOn which input the output signal S1 of the sense amplifier sensed from the sense amplifier S / A. Data is output to the nth input / output terminals I / 01 to I / On. That is, the sensing of the multilevel cell is possible by sensing one sense amplifier whenever the voltage of the word line input to the multilevel cell is sequentially converted.
상술한 바와 같이 본 발명에 의하면 멀티레벨 셀의 각각의 워드라인 전압을 순차적으로 변환시켜 하나의 센스앰프로 멀티레벨 셀의 데이터를 센싱하도록 하므로써, 회로가 간단하여 이를 수용하는 실리콘 면적이 줄어들고, 이로인해 칩 크기가 작아져 원가절감에 탁월한 효과가 있다.As described above, according to the present invention, the word line voltages of the multilevel cells are sequentially converted to sense the data of the multilevel cells with one sense amplifier, thereby simplifying the circuit and reducing the silicon area to accommodate them. As a result, the chip size is reduced, which has an excellent effect on cost reduction.
Claims (2)
Priority Applications (1)
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| KR1019950065654A KR0172750B1 (en) | 1995-12-29 | 1995-12-29 | Flash memory device |
Applications Claiming Priority (1)
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|---|---|---|---|
| KR1019950065654A KR0172750B1 (en) | 1995-12-29 | 1995-12-29 | Flash memory device |
Publications (2)
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|---|---|
| KR970051374A KR970051374A (en) | 1997-07-29 |
| KR0172750B1 true KR0172750B1 (en) | 1999-03-30 |
Family
ID=19447123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950065654A KR0172750B1 (en) | 1995-12-29 | 1995-12-29 | Flash memory device |
Country Status (1)
| Country | Link |
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| KR (1) | KR0172750B1 (en) |
-
1995
- 1995-12-29 KR KR1019950065654A patent/KR0172750B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
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| KR970051374A (en) | 1997-07-29 |
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