KR0172747B1 - Flash memory device - Google Patents

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Abstract

본 발명은 스플릿 타입 셀의 독출동작 및 프로그램 확인 동작시 선택된 메모리셀에 셀프 바이어스가 공급 되도록 한 플래쉬 메모리 장치에 관한 것이다.The present invention relates to a flash memory device in which a self bias is supplied to a selected memory cell during a read operation and a program check operation of a split type cell.

Description

플래쉬 메모리 장치Flash memory device

제1도는 종래의 플래쉬 메모리 장치의 회로도.1 is a circuit diagram of a conventional flash memory device.

제2도는 본 발명에 따른 플래쉬 메모리 장치의 회로도.2 is a circuit diagram of a flash memory device according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

11 : 메모리셀 어레이 12 : Z-디코더11 memory cell array 12 Z-decoder

13 : Y-디코더 14 : 드레인전압 발생회로13: Y-decoder 14: drain voltage generation circuit

15 : 콘트롤게이트전압 발생회로 16 : 제1 스위칭 회로15: control gate voltage generating circuit 16: first switching circuit

17 : 제2 스위칭 회로 18 : 센스앰프17 second switching circuit 18 sense amplifier

본 발명은 플래쉬 메모리 장치에 관한 것으로, 특히 스플릿 타입(split type) 셀의 독출(read)동작 및 프로그램 확인(verify) 동작시 선택된 메모리셀에 셀프 바이어스(self bias)가 공급되도록 한 플래쉬 메모리 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a flash memory device, and more particularly, to a flash memory device in which a self bias is supplied to a selected memory cell during a read operation and a program verify operation of a split type cell. It is about.

일반적으로 스플릿 타입 셀은 두개의 트랜지스터로서 1 비트의 저장상태를 실현하면 전기적으로 프로그램 및 소거(erase)가 가능한 이이피롬(EEPROM) 셀의 회로동작과 동일하게 동작 되도록 구성된다.In general, a split-type cell is configured to operate in the same manner as a circuit operation of an EEPROM cell that can be electrically programmed and erased when two transistors realize a storage state of 1 bit.

제1도는 종래의 플래쉬 메모리 장치의 회로도로서 그 동작을 설명하면 다음과 같다.1 is a circuit diagram of a conventional flash memory device, the operation of which is as follows.

메모리셀 어레이(1)의 모든 메모리셀(MC11 내지 MCmn)중 예를들어 임의의 메모리셀(MCii)을 억세스(access)하기 위한 동작조건을 설명하면 다음과 같다. 모든 워드라인(WL1 내지 WLn)중 워드라인(WLn)에 전원전압(VCC)을 공급한다. 소오스전극 라인(Si 및 Si-1)및 드레인전극 라인(Di-1)에는 드레인 전압발생회로(4)로부터 Y-디코더(3)를 통해 독출시 드레인전압(VRD)을 공급한다. 모든 콘트롤 게이트 전극 라인에는 상기 콘트롤게이트 전압발생회로(5)로부터 Z-디코더(2)를 통해 독출시 콘트롤게이트저압(VCG)을 공급한다. 드레인전극 라인(Di 및 Di-2)에는 상기 드레인 전압발생회로(4)로 부터 상기 Y-디코더(3)를 통해 접지전압(VSS)을 각각 공급한다. 이때 센스앰프(6)로부터 상기 Y-디코더(3)를 통해 상기 메모리셀(MCii)에 대해 독출 및 프로그램 확인동작을 실시하게 된다.Operation conditions for accessing an arbitrary memory cell MCii, for example, among all the memory cells MC11 to MCmn of the memory cell array 1 will be described below. The power supply voltage V CC is supplied to the word line WLn among all the word lines WL1 to WLn. The drain voltage V RD is supplied to the source electrode lines Si and Si-1 and the drain electrode line Di-1 from the drain voltage generation circuit 4 through the Y-decoder 3. The control gate low voltage V CG is supplied to all the control gate electrode lines when they are read from the control gate voltage generating circuit 5 through the Z-decoder 2. The drain electrode lines Di and Di-2 are supplied with the ground voltage V SS from the drain voltage generation circuit 4 through the Y-decoder 3, respectively. At this time, the read and program check operations are performed on the memory cell MCii from the sense amplifier 6 through the Y-decoder 3.

상술한 바와같이 종래에는 독출동작 및 프로그램 확인동작시 각각의 전압발생회로에서 드레인 및 소오스전극 라인으로 Y-디코더를 통해 독출시 드레인전압(VRD)및 접지전압(VSS)을 각각 공급하게 된다. 이로인해 전압발생회로가 복잡해져 칩 면적이 커지게 되고, 독출동작 및 프로그램 확인 동작속도가 지연되는 단점이 있다.As described above, the drain voltage V RD and the ground voltage V SS are respectively supplied to the drain and source electrode lines from the voltage generation circuit during the read operation and the program check operation through the Y-decoder. . As a result, the voltage generation circuit becomes complicated, resulting in a large chip area, and a read operation and a program check operation speed are delayed.

따라서 본 발명은 스플릿 타입 셀의 독출동작 및 프로그램 확인 동작시 선택된 메모리셀에 셀프 바이어스가 공급되도록 하므로써, 상기한 단점을 해소할 수 있는 플래쉬 메모리 장치를 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide a flash memory device that can solve the above-mentioned disadvantages by supplying a self bias to a selected memory cell during a read operation and a program check operation of a split type cell.

상술한 목적을 달성하기위한 본 발명은 드레인전압 발생회로로부터 공급되는 독출시 드레인전압을 스위칭 하는 Y-디코더와, 콘트롤게이트 전압 발생회로로부터 공급되는 독출시 콘트롤게이트전압을 스위칭 하는 Z-디코더와, 상기 Y-디코더를 통해 독출시 드레인전압 및 상기 Z-디코더를 통해 독출시 콘트롤게이트 전압을 각각 입력으로 하는 메모리셀 어레이와, 상기 메모리셀 어레이의 메모리셀 드레인전극 라인으로 공급되는 전압에 따라 상기 메모리셀 드레인전극 라인을 스위칭 하는 제1 스위칭 회로와, 독출시 인에이블신호에 따라 접지단자로부터 공급되는 접지전압을 스위칭하는 제2 스위칭과, 상기 메모리셀 어레이의 각각의 전극라인으로 독출전압 및 접지전압이 공급될 때 센싱하도록 하는 센스앰프로 구성되는 것을 특징으로 한다.The present invention for achieving the above object is a Y-decoder for switching the drain voltage when reading from the drain voltage generating circuit, a Z-decoder for switching the control gate voltage when reading from the control gate voltage generating circuit; A memory cell array configured to input a drain voltage when read through the Y-decoder and a control gate voltage when read through the Z-decoder, and a voltage supplied to a memory cell drain electrode line of the memory cell array A first switching circuit for switching a cell drain electrode line, a second switching for switching a ground voltage supplied from a ground terminal according to an enable signal at the time of reading, and a read voltage and a ground voltage to each electrode line of the memory cell array. It is characterized by consisting of a sense amplifier to sense when supplied.

본 발명은 드레인전압 발생회로 및 센스앰프로부터 Y-디코더를 통해 드레인 및 소오스전극 라인으로 독출시 드레인전압(VRD)만을 공급하므로써, 독출 및 프로그램 확인 동작이 가능하다.According to the present invention, a read and program check operation can be performed by supplying only the drain voltage V RD at the time of reading from the drain voltage generation circuit and the sense amplifier to the drain and source electrode lines through the Y-decoder.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

제2도는 본 발명에 따른 플래쉬 메모리 장치의 회로도로서, 동작을 설명하면 다음과 같다.2 is a circuit diagram of a flash memory device according to the present invention.

메모리셀 어레이(11)의 모든 메모리셀(MC11 내지 MCmn)중 예를들어 임의의 메모리셀(MCii)을 억세스(access)하기 위한 동작(즉, 독출동작 및 프로그램 확인동작)조건을 설명하면 다음과 같다. 모든 워드라인(WL1 내지 WLn)중 워드라인(WLn)에 전원전압(VCC)을 공급한다. 소오스전극 라인(Si 및 Si-1) 및 드레인전극 라인(Di-1)에는 드레인전압 발생회로(14)로부터 Y-디코더(13)를 통해 독출시 드레인전압(VRD)을 공급한다. 모든 콘트롤게이트 전극 라인에는 콘트롤게이트전압 발생회로(15)로부터 Z-디코더(2)를 통해 독출시 콘트롤게이트전압(VCG)을 공급한다. 독출시 인에이블신호(REN)는 하이(high)상태로 공급한다. 그리고, 선택되지 않은 소오스전극 라인 및 드레인전극 라인은 플로팅(floating) 상태로 한다.Operation conditions (i.e., a read operation and a program check operation) for accessing an arbitrary memory cell MCii, for example, among all the memory cells MC11 to MCmn of the memory cell array 11, will be described below. same. The power supply voltage V CC is supplied to the word line WLn among all the word lines WL1 to WLn. The drain voltage V RD is supplied to the source electrode lines Si and Si-1 and the drain electrode line Di-1 through the Y-decoder 13 from the drain voltage generation circuit 14. The control gate voltage V CG is supplied to all the control gate electrode lines at the time of reading from the control gate voltage generation circuit 15 through the Z-decoder 2. At read time, the enable signal REN is supplied in a high state. Then, the non-selected source electrode line and drain electrode line are in a floating state.

상기 드레인전극 라인(Di-1)을 입력으로하는 제1 스위칭 회로(16)의 NMOS 트랜지스터(NiL 및 Ni-2R)는 턴온(turn on) 된다. 그리고 상기 독출시 인에이블신호(REN)를 입력으로 하는 제2 스위칭 회로(17)의 모든 패스 트랜지스터(ND1 내지 NDn)가 턴온 된다. 그러므로 상기 제2 스위칭 회로(17)의 패스 트랜지스터(NDi 및 Ndi-2) 및 상기 제1 스위칭 회로(16)의 NMOS 트랜지스터(NiL 및 Ni-2R)를 통해 드레인전극 라인(Di 및 Di-2)으로 접지전압(VSS)이 공급된다. 이때 상기 드레인전극 라인(Di 및 Di-2)을 입력으로 하는 제1 스위칭 회로(16)의 NMOS 트랜지스터(Ni-1R 및 Ni-1L) 및 드레인전극 라인(Di+1)을 입력으로 하는 제1 스위칭 회로(16)의 NMOS 트랜지스터(NiR)는 턴오프(turn off) 된다. 이때 센스앰프(16)로부터 Y-디코더(13)를 통해 상기 메모리셀(MCii)에 대해 독출 및 프로그램 확인 동작을 시행하게 된다.The NMOS transistors NiL and Ni-2R of the first switching circuit 16 which input the drain electrode line Di-1 are turned on. In addition, all of the pass transistors ND1 to NDn of the second switching circuit 17, which receives the enable signal REN as an input, are turned on. Therefore, the drain electrode lines Di and Di-2 through the pass transistors NDi and Ndi-2 of the second switching circuit 17 and the NMOS transistors NiL and Ni-2R of the first switching circuit 16. Ground voltage (V SS ) is supplied. In this case, a first input of the NMOS transistors Ni-1R and Ni-1L and the drain electrode line Di + 1 of the first switching circuit 16 to which the drain electrode lines Di and Di-2 are input. The NMOS transistor NiR of the switching circuit 16 is turned off. At this time, the read and program check operations are performed on the memory cell MCii from the sense amplifier 16 through the Y-decoder 13.

한편, 메모리셀 어레이(11)에서 예를들어 메모리셀(MC11)을 억세스(access)하기 위한 동작조건을 설명하면 다음과 같다. 모든 워드라인(WL1 내지 WLn)중 워드라인(WL1)에 전원전압(VCC)을 공급한다. 소오스전극 라인(S1)에는 드레인전압 발생회로(14)로부터 Y-디코더(13) 신호(Y1)를 입력으로하는 NMOS 트랜지스터(N1)를 통해 독출시 드레인전압(VRD)을 공급한다. 더미(dummy) 드레인전극 라인(D0)에는 드레인전압 발생회로(14)로부터 두 Y-디코더(13) 신호(Y1 및 Y2)를 입력으로하는 앤드게이트(ANDO)의 출력을 입력으로 하는 NMOS 트랜지스터(NO)를 통해 독출시 드레인전압(VRD)을 공급한다. 모든 콘트롤게이트 전극 라인에는 콘트롤게이트전압 발생회로(15)로부터 Z-디코더(2)를 통해 독출시 콘트롤게이트 전압(VCG)을 공급한다, 독출시 인에이블신호(REN)는 하이(high)상태로 공급한다. 그리고, 선택되지않은 소오스전극 라인 및 드레인전극 라인은 플로팅 상태로 한다.On the other hand, the operating conditions for accessing the memory cell MC11 in the memory cell array 11, for example, will be described as follows. The power supply voltage V CC is supplied to the word line WL1 among all the word lines WL1 to WLn. The source electrode line S1 is supplied with a drain voltage V RD at the time of reading through the NMOS transistor N1 which receives the Y-decoder 13 signal Y1 from the drain voltage generation circuit 14. In the dummy drain electrode line D0, an NMOS transistor having an input of an output of an AND gate ANDO which inputs two Y-decoder 13 signals Y1 and Y2 from the drain voltage generation circuit 14 ( The drain voltage V RD is supplied at the time of reading through NO). The control gate voltage V CG is supplied to all the control gate electrode lines through the Z-decoder 2 from the control gate voltage generation circuit 15. The enable signal REN is high when read. To supply. The non-selected source electrode line and drain electrode line are in a floating state.

상기 더미 드레인전극 라인(D0)을 입력으로하는 제1 스위칭 회로(16)의 NMOS 트랜지스터(N1L)는 턴온(turn on) 된다. 그리고 상기 독출시 인에이블신호(REN)를 입력으로 하는 제2 스위칭 회로(17)의 모든 패스 트랜지스터(ND1 내지 NDn)가 턴온 된다. 그러므로 상기 제2 스위칭 회로(17)의 패스 트랜지스터(ND1) 및 상기 제1 스위칭 회로(16)의 NMOS 트랜지스터(N1L)를 통해 드레인전극 라인(D1)으로 접지전압(VSS)이 공급된다. 이때 상기 센스앰프(16)로부터 Y-디코더(13)를 통해 상기 메모리셀(MC11)에 대해 독출 및 프로그램 확인동작을 시행하게 된다.The NMOS transistor N1L of the first switching circuit 16 which receives the dummy drain electrode line D0 as an input is turned on. In addition, all of the pass transistors ND1 to NDn of the second switching circuit 17, which receives the enable signal REN as an input, are turned on. Therefore, the ground voltage VSS is supplied to the drain electrode line D1 through the pass transistor ND1 of the second switching circuit 17 and the NMOS transistor N1L of the first switching circuit 16. At this time, the read and program check operations are performed on the memory cell MC11 from the sense amplifier 16 through the Y-decoder 13.

상술한 바와같이 본 발명에 의하면 스플릿 타입 셀의 독출동작 및 프로그램 확인 동작시 선택된 메모리셀에 셀프 바이어스가 공급 되도록 하므로써, Y-디코더 회로가 간단해져 칩 면적이 작아지고, 독출 및 프로그램 확인 속도를 향상시키는데 탁월한 효과가 있다.As described above, according to the present invention, the self-bias is supplied to the selected memory cell during the read operation and the program check operation of the split type cell, thereby simplifying the Y-decoder circuit, thereby reducing the chip area and improving the read and program check speed. Has an excellent effect.

Claims (4)

드레인전압 발생회로로부터 공급되는 독출시 드레인전압을 스위칭하는 Y-디코더와, 콘트롤게이트전압 발생회로로부터 공급되는 독출시 콘트롤게이트 전압을 스위칭 하는 Z-디코더와, 상기 Y-디코더를 통해 독출시 드레인전압 및 상기 Z-디코더를 통해 독출시 콘트롤게이트 전압을 각각 입력으로 하는 메모리셀 어레이와, 상기 메모리셀 어레이의 메모리셀 드레인전극 라인으로 공급되는 전압에 따라 상기 메모리셀 드레인전극 라인을 스위칭 하는 제1 스위칭 회로와, 독출시 인에이블신호에 따라 접지단자로부터 공급되는 접지전압을 스위칭 하는 제2 스위칭 회로와, 상기 메모리셀 어레이의 각각의 전극라인으로 독출 전압 및 접지 전압이 공급될 때 센싱하도록 하는 센스앰프로 구성되는 것을 특징으로 하는 플래쉬 메모리 장치.Y-decoder for switching the drain voltage when reading from the drain voltage generating circuit, Z-decoder for switching the control gate voltage when reading from the control gate voltage generating circuit, and drain voltage when reading through the Y-decoder. And a first switching for switching the memory cell drain electrode line according to a voltage supplied to a memory cell array having a control gate voltage as input through the Z-decoder and a memory cell drain electrode line of the memory cell array. A circuit, a second switching circuit for switching the ground voltage supplied from the ground terminal according to the enable signal at the time of reading, and a sense amplifier for sensing when the read voltage and the ground voltage are supplied to each electrode line of the memory cell array. Flash memory device, characterized in that consisting of. 제1항에 있어서, 상기 제1 스위칭 회로에서 선택된 임의의 메모리셀의 드레인전극 라인은 상기 선택된 임의의 메모리셀의 드레인전극 라인 바로 전후의 드레인전극 라인에 의해 스위칭 되는 다수의 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 플래쉬 메모리 장치.The method of claim 1, wherein the drain electrode line of any memory cell selected in the first switching circuit comprises a plurality of NMOS transistors are switched by the drain electrode line immediately before and after the drain electrode line of the selected memory cell. Flash memory device characterized in that. 제1항에 있어서, 상기 제2 스위칭 회로는 상기 독출시 인에이블신호에 따라 스위칭되는 다수의 패스 트랜지스터로 구성되는 것을 특징으로 하는 플래쉬 메모리 장치.The flash memory device of claim 1, wherein the second switching circuit comprises a plurality of pass transistors switched according to an enable signal during the read. 제3항에 있어서, 상기 다수의 패스 트랜지스터는 상기 독출시 인에이블신호에 따라 스위칭되는 다수의 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 플래쉬 메모리 장치.4. The flash memory device of claim 3, wherein the plurality of pass transistors comprise a plurality of NMOS transistors that are switched according to an enable signal during the read.
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