KR0172332B1 - Signal occurrence circuit and parallel-in serial-out buffer - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속하는 기술 분야1. TECHNICAL FIELD OF THE INVENTION
본 발명은 2개이상의 데이터를 프리페치하고 이를 순차적으로 출력하는 반도체 메모리의 패러랠-인 시리얼-아웃 버퍼 및 그 제어신호 발생회로를 구비한 반도체 메모리에 관한 것이다.The present invention relates to a semiconductor memory having a parallel-in serial-out buffer of a semiconductor memory for prefetching two or more pieces of data and sequentially outputting the same, and a control signal generating circuit thereof.
2. 발명이 해결하려고 하는 기술적 과제2. The technical problem to be solved by the invention
종래의 경우 PISO버퍼에서 매 클럭신호마다 리드동작이 수행되려면, 첫번째 프리페치 데이터가 데이터라인 DB로 출력되는 동작과 2번째 프리페치 데이터가 PISO버퍼내에 래치되는 동작이 1사이클의 클럭동안 수행되어져야 한다. 이를 위하여 제어신호 PG1의 디스에이블동작이 충분히 수행된후 인에이블신호 PSDBSP가 인에이블되어야 하고, 상기 인에이블신호 PSDBSP가 인에이블된후 전송된 프리페치 데이터 SD0,SD1가 충분히 래치회로들(48, 50)에 저장된 후 제1제어신호 PG0이 인에이블되어야 한다. 결국, PG1 PSDBSP PG0의 순서에 맞추어 인에이블과 디스에이블이 수행됨과 동시에, 이러한 신호들의 인에이블과 디스에이블은 데이터충돌을 피하기 위하여 소정의 마진(margin)을 필요로 한다. 결국, 제2도에 나타난 것과 같이 지연시간 Td1,Td2가 존재하게 된다. 이러한 지연시간 Td1,Td2의 존재에 따라 사이클시간은 커지게 되고, 이는 반도체 메모리의 고속동작을 저해하는 요인이 된다. 본 발명에서는 상기한 시간지연을 방지하여 고속의 동작특정을 가지는 반도체 메모리를 구현함에 있다.In the conventional case, in order to perform a read operation every clock signal in the PISO buffer, an operation in which the first prefetch data is output to the data line DB and the second prefetch data are latched in the PISO buffer must be performed for one cycle of the clock. do. To this end, the enable signal PSDBSP should be enabled after the disable operation of the control signal PG1 is sufficiently performed, and the prefetch data SD0 and SD1 sufficiently transmitted after the enable signal PSDBSP is enabled are sufficiently latched. The first control signal PG0 should be enabled after being stored at 50). As a result, enabling and disabling are performed in the order of PG1 PSDBSP PG0, and enabling and disabling these signals requires a certain margin to avoid data collision. As a result, delay time Td1 and Td2 exist as shown in FIG. The existence of such delay times Td1 and Td2 increases the cycle time, which is a factor that inhibits the high speed operation of the semiconductor memory. The present invention implements a semiconductor memory having a high-speed operation specificity by preventing the above time delay.
3. 발명의 해결방법의 요지3. Summary of Solution to Invention
소정의 클럭신호와 독출제어신호의 논리조합된 출력에 응답하여 소정의 펄스신호를 출력하는 펄스발생회로와: 소정의 제1, 제2, 제2 및 제4제어신호와 상기 펄스발생회로의 출력신호를 논리조합하여 소정의 제1 및 제2인에이블신호를 발생하는 제어신호 발생회로와, 상기 제1인에이블신호에 응답하여 복수개의 프리페치 데이터의 이동유무를 결정하는 복수개의 제1스위칭수단과: 상기 제1스위칭수단을 통해 전송되는 프리페치 데이터를 소정시간 저장하는 복수개의 제1저장 수단과: 순차적으로 전송되는 제1 및 제2제어신호에 응답하여 상기 저장수단에 저장된 데이터의 출력을 제어하는 복수개의 제2스위칭수단으로 구성된 제1버퍼와: 상기 제2인에이블신호에 응답하여 복수개의 프리페치 데이터의 이동유무를 결정하는 복수개의 제3스위칭수단과; 상기 제3스위칭수단을 통해 전송되는 프리페치 데이터를 소정시간 저장하는 복수개의 제2저장수단과; 순차적으로 전송되는 제3 및 제4제어신호에 응답하여 상기 저장수단에 저장된 데이터의 출력을 제어하는 복수개의 제4스위칭수단으로 이루어진 제2버퍼로 구성된 패러랠-인 시리얼-아웃 버퍼를 구비하며, 상기 제1 및 제2제어신호에 응답하여 제1버퍼에 저장된 프리페치 데이터를 출력하는 동시에 다음 프리페치 데이터를 제2버퍼에 저장하고, 상기 제3 및 제4제어신호에 응답하여 제2버퍼에 저장된 프리페치 데이터를 출력하는 동시에 다음 프리페치 데이터를 제1버퍼에 저장함을 특징으로 하는 반도체 메모리를 이용하므로써 고속의 출력특성을 가지게 된다.A pulse generating circuit for outputting a predetermined pulse signal in response to a logical combined output of the predetermined clock signal and the read control signal: a predetermined first, second, second and fourth control signals and the pulse generating circuit A control signal generating circuit for generating predetermined first and second enable signals by logically combining the output signals, and a plurality of first switching devices for determining whether or not a plurality of prefetch data are moved in response to the first enable signal. And a plurality of first storage means for storing the prefetch data transmitted through the first switching means for a predetermined time; output of data stored in the storage means in response to the first and second control signals transmitted sequentially. A first buffer comprising a plurality of second switching means for controlling a plurality of third switching means, the plurality of third switching means for determining whether a plurality of prefetch data moves in response to the second enable signal; A plurality of second storage means for storing the prefetch data transmitted through the third switching means for a predetermined time; And a parallel-in serial-out buffer comprising a second buffer comprising a plurality of fourth switching means for controlling the output of data stored in the storage means in response to the third and fourth control signals sequentially transmitted. Outputs the prefetch data stored in the first buffer in response to the first and second control signals, and stores the next prefetch data in the second buffer, and stores in the second buffer in response to the third and fourth control signals. By using the semiconductor memory characterized by outputting the prefetch data and storing the next prefetch data in the first buffer, it has a high speed output characteristic.
4. 발명의 중요한 용도4. Important uses of the invention
고속의 츨력특성을 지니는 반도체 메모리.Semiconductor memory with high speed output characteristics.
Description
제1도는 종래기술에 따른 패러랠-인 시리얼-아웃 버퍼와 그 제어신호 발생회로를 보여주는 도면.1 shows a parallel-in serial-out buffer and its control signal generation circuit according to the prior art.
제2도는 제1도에 대한 리드동작 타이밍도.2 is a timing diagram of a read operation relative to FIG.
제3도는 본 발명의 실시예에 따른 패러랠-인 시리얼-아웃 버퍼와 그 제어 신호 발생회로를 보여주는 도면.3 shows a parallel-in serial-out buffer and its control signal generation circuit in accordance with an embodiment of the present invention.
제4도는 제3도에 대한 리드동작 타이밍도.4 is a timing diagram of a read operation relative to FIG.
본 발명은 반도체 메모리에 관한 것으로, 특히 2개이상의 데이터를 트리페치하고 이를 순차적으로 출력하는 반도체 메모리의 패러랠-인 시리얼-아웃 버퍼 및 그 제어신호 발생회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory, and more particularly to a parallel-in serial-out buffer of a semiconductor memory for trifetching two or more pieces of data and sequentially outputting the same.
최근의 메모리장치에서 고속동작을 위하여 액세스사이클을 줄일 수 있는 회로설계기술에 대한 연구가 급속히 진행되고 있다. 이러한 취지에 부합하여 제품화되고 있는 것이 동기메모리장치이다. 이러한 동기메모리장치 특히, 동기디램(synchronous DRAM)은 통상적으로 100MHz의 주파수로 동작하는 동기신호에 의해 동작된다. 상기와 같이 100MHz의 주파수를 가지는 경우 한 주기의 액세스사이클에 소요되는 시간은 10나노초에 불과하다. 상기 동기디램의 주파수는 출력버퍼의 버러핑동작보다는 메모리 어레이(memory array)에서 출력버퍼단까지 데이터를 전송하는 시간에 의해 제한되고 있다. 256Mb급이상의 고용량 메모리에서는 메모리 어레이에서 출력버퍼까지의 전송라인이 길어져 상기 메모리 어레이에서의 데이터 출력 시간은 대단히 길게 책정되지 않으면 안된다 이에 따라 고용량의 메모리 장치에서 고속동작을 실형하기란 어려운 사안이 되고 있다. 이러한 문제점을 해결하기 위하여 한변의 액세스사이클동안 2개이상의 데이터를 동시에 출력버퍼단까지 전송하고, 상기 전송된 데이터를 다음 사이클을 이용하여 빠른 속도로 출력버퍼를 통해 출력하는 방식이 소개되고 있다. 이를 당 기술분야에서 프리페치(pre-fetch)방식이라고 통칭하고 있다. 이러한 프리페치방식을 사용하여 출력동작을 수행하는 버퍼가 패러랠-인 시리얼-아웃(parallel-in serial-out: 이하 PISO이라 함)버퍼이다.Recently, research on a circuit design technology that can reduce an access cycle for a high speed operation in a memory device is rapidly progressing. Synchronized memory devices are commercialized in line with this purpose. Such synchronous memory devices, in particular synchronous DRAMs, are typically operated by synchronous signals operating at a frequency of 100 MHz. As described above, in the case of having a frequency of 100 MHz, the time required for one cycle of access cycles is only 10 nanoseconds. The frequency of the synchronous DRAM is limited by the time for transferring data from the memory array to the output buffer stage, rather than the buffering operation of the output buffer. In the high-capacity memory of 256Mb or higher, the transmission line from the memory array to the output buffer is long, and the data output time in the memory array must be set very long. . In order to solve this problem, a method of transmitting two or more data to the output buffer stage at the same time during one access cycle and outputting the transmitted data through the output buffer at a high speed using the next cycle has been introduced. This is commonly referred to as a pre-fetch method in the art. The buffer performing the output operation using this prefetch method is a parallel-in serial-out (hereinafter referred to as PISO) buffer.
제1(a)도는 종래기술에 따른 패러랠-인 시리얼-아웃 버퍼의 회로도이고, 제1(b)도는 그 제어신호 발생회로이다.FIG. 1 (a) is a circuit diagram of a parallel-in serial-out buffer according to the prior art, and FIG. 1 (b) is a control signal generation circuit thereof.
제1(a)도를 참조하면, 클럭신호 PCLK와 독출동작시 인에이블되는 독출 제어신호 PREAD는 낸드게이트(12)의 2입력단자에 접속된다. 상기 낸드게이트(12)의 출력단은 인버터(14)의 입력단과 접속되고, 상기 인버터(14)의 출력단은 지연회로(16)의 입력단과 접속된다 상기 지연회로(16)는 인버터를 직렬접속하므로써 구현가능하다. 상기 지연회로(16)의 출력단은 펄스발생회로(22)의 입력단과 접속된다. 상기 펄스발생회로(22)의 출력단은 인버터(32)의 입력단과 접속되고, 상기 인버터(32)의 출력단에서는 제1(b)도로 도시한 PISO버퍼를 활성화시키는 인에이블신호 PSDBSP가 출력된다.Referring to FIG. 1 (a), the clock signal PCLK and the read control signal PREAD enabled during the read operation are connected to two input terminals of the NAND gate 12. The output terminal of the NAND gate 12 is connected to the input terminal of the inverter 14, and the output terminal of the inverter 14 is connected to the input terminal of the delay circuit 16. The delay circuit 16 is realized by serially connecting the inverters. It is possible. The output terminal of the delay circuit 16 is connected to the input terminal of the pulse generating circuit 22. The output terminal of the pulse generator circuit 22 is connected to the input terminal of the inverter 32, and the enable signal PSDBSP for activating the PISO buffer shown in FIG. 1 (b) is output from the output terminal of the inverter 32.
제1(b)도를 참조하면, 메모리 어레이에서 전송되는 프리페치 데이터들 SD0, SD1은 각각 전송게이트들(42, 44)의 입력단들에 각각 접속된다. 상기 전송게이트들(42, 44)의 출력단들은 래치회로들(48, 50)의 입력단들과 접속된다. 상기 래치회로들(48, 50)의 출력단들은 인버터들(52, 54)의 입력단들과 접속된다. 상기 인버터들(52, 54)의 출력단들은 전송게이트들(56, 58)의 입력단과 접속된다. 상기 전송게이트들(56, 58)의 출력단들은 서로 접속되어 출력라인 DB과 접속된다. 상기 전송게이트들(42, 44)의 제어전극들로는 제1(a)도로 도시한 제어신호 발생회로의 출력인 인에이블신호 PSDBSP와 상기 인에이블신호 PSDBSP의 반전신호가 공통으로 접속된다. 전송게이트(56)의 양 제어전극으로는 제1제어신호 PG0 및 상기 제1신호 PG0의 반전신호가 접속된다. 전송게이트(58)의 양 제어전극으로는 제2제어신호 PG1 및 상기 제2신호 PG1의 반전신호가 접속된다.Referring to FIG. 1 (b), the prefetch data SD0 and SD1 transmitted from the memory array are connected to input terminals of the transfer gates 42 and 44, respectively. Output terminals of the transfer gates 42 and 44 are connected to input terminals of the latch circuits 48 and 50. Output terminals of the latch circuits 48 and 50 are connected to input terminals of the inverters 52 and 54. The output terminals of the inverters 52, 54 are connected to the input terminals of the transfer gates 56, 58. Output terminals of the transfer gates 56 and 58 are connected to each other and to an output line DB. The control electrodes of the transfer gates 42 and 44 are commonly connected to the enable signal PSDBSP, which is the output of the control signal generation circuit, shown in FIG. 1A and the inverted signal of the enable signal PSDBSP. The first control signal PG0 and the inverted signal of the first signal PG0 are connected to both control electrodes of the transfer gate 56. The second control signal PG1 and the inverted signal of the second signal PG1 are connected to both control electrodes of the transfer gate 58.
제2도는 상기 제1도에 대한 리드동작 타이밍도이다.FIG. 2 is a timing diagram of the read operation with respect to FIG.
칼럼어드레스 스트로브신호 VASB가 활성화되고 커럼어드레스가 입력되면 소정의 칼럼선택라인이 활성화되어 비트라인쌍에 실린 데이터들이 입출력라인으로 전송된다. 이러한 데이터들은 제1(b)도로 도시한 PISO 버퍼로 전송된다. 이와 같은 데이터가 프리페치 데이터이고, 제1도의 실시에에서 프리페치 데이터는 2비트라고 가정한다. 클럭신호에 동기되어 인에이블신호 PSDBSP가 활성화되면 전송게이트들(42, 44)은 도통되므로 상기 프리페치 데이터들 SDB0, SDB1은 래치회로들(48, 50)에 각각 저장된다. 이러한 타이밍에 맞추어 제1 및 제2제어신호 PG0, PG1이 순차적으로 활성화도면, 데이터라인 DB로 상기 프리페치 데이터들 SDB0, SDB1이 고속으로 출력된다. 이후 2번째 프리페치 데이터가 상기 PISO버퍼로 전송되면 인에이블신호 PSDBSP와 제어신호들 PG0, PG1에 동기되어 다시 출력동작이 소행된다.When the column address strobe signal VASB is activated and the column address is input, a predetermined column selection line is activated to transmit data loaded on the bit line pair to the input / output line. These data are transmitted to the PISO buffer shown in FIG. 1 (b). Such data is prefetch data, and it is assumed in the embodiment of FIG. 1 that the prefetch data is 2 bits. When the enable signal PSDBSP is activated in synchronization with a clock signal, the transfer gates 42 and 44 are turned on so that the prefetch data SDB0 and SDB1 are stored in the latch circuits 48 and 50, respectively. When the first and second control signals PG0 and PG1 are sequentially activated at such timing, the prefetch data SDB0 and SDB1 are output to the data line DB at high speed. When the second prefetch data is transmitted to the PISO buffer, the output operation is performed again in synchronization with the enable signal PSDBSP and the control signals PG0 and PG1.
그러나, 상기 PISO버퍼에서 매 클럭신호마다 리드동작이 수행되려면, 첫 번째 프리페치 데이터가 데이터라인 DB로 출력되는 동작과 2번째 프리페치 데이터가 PISO버퍼내에 래치되는 동작이 1사이클의 클러동안 수행되어져야 한다. 이를 위하여 제어신호 PG1의 디스에이블동작이 충분히 수행된후 인에이블신호 PSDBSP가 인에이블되어야 하고, 상기 인에이블신호 PSDBSP가 인에이블된후 전송된 프리페치 데이터 SD0, SD1가 충분히 래치회로들(48, 50)에 저장된후 제1제어신호 PG0이 인에이블되어야 한다. 결국, PG1→PSDBSP→PG0의 순서에 맞추어 인에이블과 디스에이블이 수행됨과 동시에, 이러한 신호들의 인에이블과 디스에이블은 데이터충돌을 피하기 이하여 소정의 마진(margin)을 필요로 한다. 결국, 제2도에 나타난 것과 같이 지연시간 Td1, Td2가 존재하게 된다. 이러한 지연시간 Td1, Td2의 존재에 따라 사이클시간은 커지게 되고, 이는 반도체 메모리의 고속동작을 저해하는 요인이 된다.However, if the read operation is performed every clock signal in the PISO buffer, the first prefetch data is output to the data line DB and the second prefetch data is latched in the PISO buffer for one cycle. You must lose. To this end, the enable signal PSDBSP should be enabled after the disable operation of the control signal PG1 is sufficiently performed, and the prefetch data SD0 and SD1 sufficiently transmitted after the enable signal PSDBSP are enabled are sufficiently latched. The first control signal PG0 should be enabled after being stored at 50). As a result, enable and disable are performed in the order of PG1 → PSDBSP → PG0, and enabling and disabling these signals requires a certain margin to avoid data collision. As a result, delay time Td1 and Td2 exist as shown in FIG. Due to the presence of the delay times Td1 and Td2, the cycle time becomes large, which is a factor that inhibits the high speed operation of the semiconductor memory.
따라서 본 발명의 목적은 동작마진을 높여 고속의 출력동작을 수행하는 반도체 메모리를 제공하는 데 있다.Accordingly, an object of the present invention is to provide a semiconductor memory which performs a high speed output operation by increasing an operating margin.
본 발명의 다른 목적은 고속 반도체 메모리에 적응적으로 동작가능한 패러랠-인 시리얼-아웃버퍼 및 그 제어신호 발생회로를 제공하는 데 있다.It is another object of the present invention to provide a parallel-in serial-out buffer and a control signal generation circuit thereof that are adaptively operable to a high speed semiconductor memory.
상기 본 발명의 목적들을 달성하기 위하여 본 발명에 따른 반도체 메모리는, 소정의 클럭신호와 독출제어신호의 논리조합된 출력에 응답하여 소정의 펄스신호를 출력하는 펄스발생회로와; 소정의 제1, 제2, 제3 및 제4제어신호와 상기 펄스발생회로의 출력신호를 논리조합하여 소정의 제1 및 제2인에이블신호를 발생하는 제어신호 발생회로와,According to an aspect of the present invention, there is provided a semiconductor memory including: a pulse generation circuit configured to output a predetermined pulse signal in response to a logical combination output of a predetermined clock signal and a read control signal; A control signal generating circuit for logically combining predetermined first, second, third and fourth control signals and output signals of the pulse generating circuit to generate predetermined first and second enable signals;
상기 제1인에이블신호에 응답하여 복수개의 프리페치 데이터의 이동유무를 결정하는 복수개의 제1스위칭수단과; 상기 제1스위칭수단을 통해 전송되는 프리페치 데이터를 소정시간 저장하는 복수개의 제1저장수단과; 순차적으로 전송되는 제1 및 제2제어신호에 응답하여 상기 저장수단에 저장된 데이터의 출력을 제어하는 복수개의 제2스위칭수단으로 구성된 제1버퍼와; 상기 제2인에이블신호에 응답하여 복수개의 프리페치 데이타의 이동유무를 결정하는 복수개의 제3스위칭수단과; 상기 제3스위칭수단을 통해 전송되는 프리패치 데이타를 소정시간 저장하는 복수개의 제2저장수단과; 순차적으로 전송되는 제3 및 제4제어신호에 응답하여 상기 저장수단에 저장된 데이터의 출력을 제어하는 복수개의 제4스위칭수단으로 이루어진 제2버퍼로 구성된 패러랠-인 시리얼-아웃버퍼를 구비하며,A plurality of first switching means for determining whether to move a plurality of prefetch data in response to the first enable signal; A plurality of first storage means for storing the prefetch data transmitted through the first switching means for a predetermined time; A first buffer comprising a plurality of second switching means for controlling the output of data stored in the storage means in response to the first and second control signals transmitted sequentially; A plurality of third switching means for determining whether to move a plurality of prefetch data in response to the second enable signal; A plurality of second storage means for storing the prefetch data transmitted through the third switching means for a predetermined time; And a parallel-in serial-out buffer comprising a second buffer comprising a plurality of fourth switching means for controlling the output of data stored in the storage means in response to the third and fourth control signals sequentially transmitted.
상기 제1 및 제2제어신호에 응답하여 제1버퍼에 저장된 프리페치 데이터를 출력하는 동시에 다음 프리페치 데이터를 제2버퍼에 저장하고, 상기 제3 및 제4제어신호에 응답하여 제2버퍼에 저장된 프리페치 데이터를 출력하는 동시에 다음 프리페치 데이터를 제1버퍼에 저장함을 특징으로 한다.Outputs the prefetch data stored in the first buffer in response to the first and second control signals, and stores the next prefetch data in a second buffer, and in response to the third and fourth control signals. And storing the next prefetch data in the first buffer while outputting the stored prefetch data.
이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 메모리의 패러랠-인 시리얼-아웃버퍼 및 그 제어신호 발생회로의 바람직한 실시예를 설명하겠다. 도면들중 동일한 구성을 지니거나 동작을 수행하는 회로들 및 소자들에 대해서는 가능한한 어느 곳에서든지 동일한 참조부호 및 동일참조번호를 사용하겠다.Hereinafter, a preferred embodiment of a parallel-in serial-out buffer of a semiconductor memory and a control signal generation circuit thereof according to the present invention will be described with reference to the accompanying drawings. For the circuits and elements having the same configuration or performing the operation in the drawings, the same reference numerals and the same reference numerals will be used wherever possible.
제3도는 본 발명의 실시예에 따른 패러랠-인 시리얼-아웃 버퍼와 그 제어신호 발생회로를 보여주는 도면이다.3 is a diagram illustrating a parallel-in serial-out buffer and a control signal generation circuit thereof according to an embodiment of the present invention.
제3(a)도를 참조하면, 클럭신호 PCLK와 독출동작시 인에이블되는 독출제어신호 PREAD는 낸드게이트(12)의 2입력단자에 접속된다. 상기 낸드게이트(12)의 출력단은 인버터(14)의 입력단과 접속되고, 상기 인버터(14)의 출력단은 지연회로(16)의 입력단과 접속된다. 상기 지연회로(16)는 인버터를 직렬접속하므로써 구현가능하다. 상기 지연회로(16)의 출력단은 펄스발생회로(22)의 입력단과 접속된다. 상기 퍼스발생회로(22)의 출력단은 인버터(32)의 입력단과 접속된다. 제1 및 제2제어신호 PG0, PG1은 낸드게이트(72)의 양 입력단자와 접속된다. 제3 및 제4제어신호 PG2, PG3은 낸드게이트(74)의 양 입력단자와 접속된다. 상기 낸드게이트들(72, 74)의 출력단들은 인버터들(76, 78)의 입력단들과 각각 접속된다. 인버터(76)의 출력단은 인버터들(80, 820)의 입력단들과 공통으로 접속된다. 인버터(78)의 출력단은 노아게이트(84)의 1입력단과 접속된다. 상기 인버터(80)의 출력단은 상기 노아게이트(84)의 2입력단과 접속된다. 상기 인버터(82)와 노아게이트(84)의 출력단들은 낸드게이트들(86, 88)의 입력단들과 각각 접속된다. 상기 인버터(32)의 출력단은 노드 N3에서 분기되어 상기 낸드게이트들(86, 88)의 2입력단들에 공통으로 접속된다. 상기 낸드게이트들(86, 88)의 출력단들은 인버터들(90, 92)의 입력단들과 접속된다. 상기 인버터들(90, 92)에서는 각각 이븐 인에이블신호 PSDBSPE와 오드 인에이블신호 PSSDBSPO가 출력된다.Referring to FIG. 3 (a), the clock signal PCLK and the read control signal PREAD enabled during the read operation are connected to the two input terminals of the NAND gate 12. The output terminal of the NAND gate 12 is connected to the input terminal of the inverter 14, and the output terminal of the inverter 14 is connected to the input terminal of the delay circuit 16. The delay circuit 16 can be implemented by serially connecting inverters. The output terminal of the delay circuit 16 is connected to the input terminal of the pulse generating circuit 22. The output terminal of the perth generating circuit 22 is connected to the input terminal of the inverter 32. The first and second control signals PG0 and PG1 are connected to both input terminals of the NAND gate 72. The third and fourth control signals PG2 and PG3 are connected to both input terminals of the NAND gate 74. The output terminals of the NAND gates 72 and 74 are connected to the input terminals of the inverters 76 and 78, respectively. The output terminal of the inverter 76 is commonly connected to the input terminals of the inverters 80 and 820. The output terminal of the inverter 78 is connected to one input terminal of the NOA gate 84. An output terminal of the inverter 80 is connected to two input terminals of the noah gate 84. The output terminals of the inverter 82 and the noble gate 84 are connected to the input terminals of the NAND gates 86 and 88, respectively. The output terminal of the inverter 32 is branched at the node N3 and commonly connected to the two input terminals of the NAND gates 86 and 88. Output terminals of the NAND gates 86 and 88 are connected to input terminals of the inverters 90 and 92. The even enable signal PSDBSPE and the odd enable signal PSSDBSPO are output from the inverters 90 and 92, respectively.
제3(b)도를 참조하면, PISO버퍼는 이븐 PISO버퍼(EVEN parallel-in serial-out buffer)(1)와 오드 PISO버퍼(ODD parallel-in serial-out buffer)(2)로 구성된다.Referring to FIG. 3 (b), the PISO buffer is composed of an even parallel-in serial-out buffer (1) and an odd PISO buffer (ODD parallel-in serial-out buffer).
상기 이븐 PISO버퍼(1)에서 메모리 어레이에서 전송되는 프리페치 데이터들 SD0, SD1은 각각 전송게이트들(42, 44)의 입력단들에 각각 접속된다. 상기 전송게이트들(42, 44)의 출력단들은 래치회로들(48, 50)의 입력단들과 접속된다. 상기 래치회로들(48, 50)의 출력단들은 인버터들(52, 54)의 입력단들과 접속된다. 상기 인버터들(52, 54)의 출려단들은 전송게이트들(56, 58)의 입력단과 접속된다. 상기 전송게이트들(42, 44)의 제어전극들로는 제3(a)도로 도시한 제어신호 발생회로의 출력인 이븐 인에이블신호 PSDBSPE와 상기 이븐 인에이블신호 PSDBSPE의 반전신호가 공통으로 접속된다. 전송게이트(56)의 양 제어전극으로는 제1제어신호 PG0 및 상기 제1신호 PG0의 반전신호가 접속된다. 전송게이트(58)의 양 제어전극으로는 제2제어신호 PG1 및 상기 제2제어신호 PG1의 반전신호가 접속된다.The prefetch data SD0 and SD1 transmitted from the memory array in the even PISO buffer 1 are connected to input terminals of the transfer gates 42 and 44, respectively. Output terminals of the transfer gates 42 and 44 are connected to input terminals of the latch circuits 48 and 50. Output terminals of the latch circuits 48 and 50 are connected to input terminals of the inverters 52 and 54. Output terminals of the inverters 52 and 54 are connected to input terminals of the transmission gates 56 and 58. The control electrodes of the transfer gates 42 and 44 are commonly connected to an even enable signal PSDBSPE, which is an output of the control signal generating circuit shown in FIG. 3 (a), and an inverted signal of the even enable signal PSDBSPE. The first control signal PG0 and the inverted signal of the first signal PG0 are connected to both control electrodes of the transfer gate 56. The second control signal PG1 and the inverted signal of the second control signal PG1 are connected to both control electrodes of the transfer gate 58.
상기 오드 PISO버퍼(2)에서 메모리 어레이에서 전송되는 프리페치 데이터들 SD0, SD1은 각각 전송게이트들(102, 104)의 입력단들에 각각 접속된다. 상기 전송게이트들(102, 104)의 출력단들은 래치회로들(108, 110)의 입력단들과 접속된다. 상기 래치회로들(108, 110)의 출력단들은 인버터들(112, 114)의 입력단들과 접속된다. 상기 인버터들(112, 114)의 출력단들은 전송게이트들(116, 118)의 입력단과 접속된다. 상기 전송게이트들(112, 114)의 제어전극들로는 제3(a)도로 도시한 제어신호 발생회로의 출력인 오드 인에이블신호 PSDBSPO와 상기 오드 인에이블신호 PSDBSPO의 반전신호가 공통으로 접속된다. 전송게이트(116)의 양 제어전극으로는 제3 제어신호 PG2 및 상기 제3신호 PG0의 반전신호가 접속된다. 전송게이트(118)의 양 제어전극으로는 제4제어신호 PG3 및 상기 제4제어신호 PG3의 반전신호가 접속된다. 상기 전송게이트들(56, 58, 116, 118)의 출력단들은 서로 접속되어 출력라인 DB과 접속된다.The prefetch data SD0 and SD1 transmitted from the memory array in the odd PISO buffer 2 are connected to input terminals of the transfer gates 102 and 104, respectively. Output terminals of the transfer gates 102 and 104 are connected to input terminals of the latch circuits 108 and 110. Output terminals of the latch circuits 108 and 110 are connected to input terminals of the inverters 112 and 114. Output terminals of the inverters 112 and 114 are connected to input terminals of the transmission gates 116 and 118. The control electrodes of the transfer gates 112 and 114 are commonly connected to the inode enable signal PSDBSPO, which is the output of the control signal generating circuit shown in FIG. 3 (a), and the inverted signal of the enable enable signal PSDBSPO. The third control signal PG2 and the inverted signal of the third signal PG0 are connected to both control electrodes of the transfer gate 116. The fourth control signal PG3 and the inverted signal of the fourth control signal PG3 are connected to both control electrodes of the transfer gate 118. Output terminals of the transmission gates 56, 58, 116, and 118 are connected to each other and to an output line DB.
제4도는 제3도에 대한 리드동작 타이밍도이다.4 is a timing diagram of a read operation relative to FIG.
칼럼어드레스 스트로브신호 CASB가 활성화되고 칼럼어드레스가 입력되면 소정의 칼럼선택라인이 활성화되어 비트라인쌍에 실린 데이터들이 입출력라인으로 전송된다. 이러한 데이터들은 제3(b)도로 도시한 PISO버퍼로 전송된다. 이와 같은 데이터가 프리페치 데이터이고, 제3도의 실시예에서도 종래의 경우와 마찬가지로 프리페치 데이터는 2개라고 가정한다. 제3(a)도에 나타난 것과 같이, 클럭신호 PCLK와 독출제어신호 PREAD가 '하이'로 인에이블되면, 낸드게이트(14)의 출력은 '로우'이고 인버터(14)를 거쳐 '하이'신호가 출력된다. 이러한 인버터(14)의 출력은 지연회로(16)에서 소정시간 지연된후 동위상의 출력신호가 출력된다. 이러한 지연회로(16)의 '하이'출력은 펄스발생회로(22)로 입력되어 상기 펄스발생회로(22)의 출력단에서는 '로우'상태이며 소정폭을 지니는 펄스신호가 출력된다. 이러한 펄스발생회로(22)의 출력은 인버터(32)를 통해 반전되어 '하이'상태이며 소정폭을 지니는 펄스신호가 노드 N3로 전송된다.When the column address strobe signal CASB is activated and the column address is input, a predetermined column select line is activated to transmit data loaded on the bit line pair to the input / output line. These data are transmitted to the PISO buffer shown in FIG. 3 (b). Such data is prefetch data, and it is assumed in the embodiment of FIG. 3 that there are two prefetch data as in the conventional case. As shown in FIG. 3 (a), when the clock signal PCLK and the read control signal PREAD are enabled 'high', the output of the NAND gate 14 is 'low' and 'high' via the inverter 14. The signal is output. The output of the inverter 14 is delayed by the delay circuit 16 by a predetermined time and then the output signal in phase is output. The 'high' output of the delay circuit 16 is input to the pulse generating circuit 22 so that a pulse signal having a predetermined width is output at the output terminal of the pulse generating circuit 22. The output of the pulse generating circuit 22 is inverted through the inverter 32 to transmit a pulse signal having a 'high' state and a predetermined width to the node N3.
한편, 메모리 어레이로부터 전송되는 첫 번째 프리페치 데이터 SDB0, SDB1이 전송된 상태에서 제1 및 제2제어신호 PG0, PG1이 '하이'상태로 인에이블되면 노아게이트(72)의 출력은 '로우'가 된다. 따라서 인버터들(76), (80) 및 (82)의 출력은 각각 '하이', '로우' 및 '로우'가 된다. 따라서 노드 N1은 '로우'이다. 또한 제3 및 제4제어신호 PG2, PG3가 '로우'상태로 인에이블되지 않은 상태이므로 노아게이트(74)의 출력단은 '하이'가 되고, 이에 따라 인버터(78)의 출력은 '로우'가 된다. 이렇게 되면 낸드게이트(84)의 출력단인 노드 N2는 '하이'가 된다. 상기 노드 N1과 노드 N2의 신호상태가 각각 '로우' 및 '하이'이고, 노드 N3의 신호상태가 '하이'이므로 낸드게이트(86)은 '하이'가 되고, 낸드게이트(88)의 출력은 '로우'가 된다. 따라서 인버터(90)과 인버터(92)의 출력 즉, 이븐 인에이블신호 PSDBSPE와 오드 인에이블신호 PSDBSPO는 각각 '로우' 및 '하이'가 된다. 결국, 첫번째 프리페치 데이터가 도달하여 래치회로들에 저장된 상태에서 이븐 PISO버퍼(1)의 출력동작을 수행하게 되면 상기 제1 및 제2제어신호 PG0, PG1를 제3(a)도로 도시한 제어신호 발생회로에서 피드백(feedback)하여 두 번째 프리페치 데이터를 오드 PISO버퍼(2)에 저장하는 동작을 동시에 수행하게 된다. 반대로, 첫번째 프리페치 데이터를 오드 PISO버퍼(2)에서 출력하는 동안 이븐 PISO버퍼(1)에 다음 프리페치 데이터를 저장하는 동작을 동시에 수행한다.On the other hand, when the first and second control signals PG0 and PG1 are enabled in the high state while the first prefetch data SDB0 and SDB1 transmitted from the memory array are transmitted, the output of the noah gate 72 is 'low'. Becomes Thus, the outputs of inverters 76, 80 and 82 become 'high', 'low' and 'low', respectively. Thus node N1 is 'low'. In addition, since the third and fourth control signals PG2 and PG3 are not enabled in the 'low' state, the output terminal of the NOA gate 74 becomes 'high', and thus the output of the inverter 78 becomes 'low'. do. In this case, the node N2, which is an output terminal of the NAND gate 84, becomes 'high'. Since the signal states of the node N1 and the node N2 are 'low' and 'high', respectively, and the signal state of the node N3 is 'high', the NAND gate 86 becomes 'high', and the output of the NAND gate 88 is It becomes low. Accordingly, the outputs of the inverter 90 and the inverter 92, that is, the even enable signal PSDBSPE and the odd enable signal PSDBSPO become 'low' and 'high', respectively. As a result, when the first prefetch data arrives and the output operation of the even PISO buffer 1 is performed in the state of being stored in the latch circuits, the first and second control signals PG0 and PG1 are shown as the third (a) degrees. Feedback from the signal generation circuit is performed simultaneously to store the second prefetch data in the odd PISO buffer 2. On the contrary, while the first prefetch data is output from the odd PISO buffer 2, the operation of storing the next prefetch data in the even PISO buffer 1 is simultaneously performed.
본 실시예에서는 이븐 PISO버퍼와 오드 PISO버퍼로 나누었으나, 필요에 따라 둘이상의 PISO비트를 구비하여 사용가능함은 당분야에 통상의 지식을 가진 사람이라면 용이하게 적용할 수 있을 것이다.In this embodiment, although divided into an even PISO buffer and an odd PISO buffer, it can be easily applied to those of ordinary skill in the art can be used with two or more PISO bits if necessary.
이상에서와 같이 PISO버퍼를 구현하므로써 첫번째 프리페치 데이터를 병렬(parallel)로 입력하고 직렬(serial)로 출력할 때 종래기술에서 문제가 되는 지연시간을 제제할 수 있게 된다. 또한 충분한 마진을 가지고 동작하게 되어 제어신호에 의해 최대 동작주파수가 제한되는 것을 없앨 수 있어 고주파동작용 메모리장치에 효과적으로 적응하는 PISO버퍼가 구현된다. 따라서 기존의 동작속도보다 고속으로 동작하는 반도체 메모리가 구현된다.By implementing the PISO buffer as described above, it is possible to prepare a delay time that is a problem in the prior art when inputting the first prefetch data in parallel and outputting in serial. In addition, it operates with sufficient margin, eliminating the limitation of the maximum operating frequency by the control signal, and implements a PISO buffer that effectively adapts to high-frequency dynamic memory devices. Therefore, a semiconductor memory operating at a higher speed than the existing operating speed is realized.
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