KR0165823B1 - Shutter velocity control circuit - Google Patents

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KR0165823B1 KR1019960010141A KR19960010141A KR0165823B1 KR 0165823 B1 KR0165823 B1 KR 0165823B1 KR 1019960010141 A KR1019960010141 A KR 1019960010141A KR 19960010141 A KR19960010141 A KR 19960010141A KR 0165823 B1 KR0165823 B1 KR 0165823B1
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Abstract

본 발명은 셔터 속도 제어회로에 관한 것으로서 입력되는 직류 전압의 아이리스신호와 다수 개의 기준전압을 비교 출력하는 입력부와, 상기 입력부의 출력에 따라 저장된 현상태의 값을 1또는 2씩 가산하거나, 유지 또는 1씩 감산하여 어드레스로 변환하는 디코더와, 시스템 내부로부터 입력되는 필드를 한정하는 수직동기신호를 피사체의 속도에 따라 가변되는 구간으로 한정하고 이 한정된 구간을 상기 디코더에서 변환된 어드레스에 의해 카운팅하여 출력하는 저장부와, 상기 시스템 내부에서 발생된 필드를 256 구간으로 나눈 펄스를 가지는 내부 클럭이 입력되어 낮은 셔터 스피드 구간에서는 주기가 길고 빠른 셔터 스피드 구간에서는 주기가 긴 아이리스 클럭을 발생하는 아이리스 클럭발생부와, 상기 저장부에서 출력되는 신호를 상기 아이리스 클럭으로 카운팅하여 일치될 때 셔터 스피드 구간을 한정하는 신호를 출력하는 버퍼와, 상기 셔터 스피드 구간을 한정하는 신호로 상기 아이리스 클럭을 리셋시켜 펄스의 폭이 변조된 셔터스피드조절신호를 출력하는 출력부를 포함한다. 따라서, 밝은 광이 입사시 디코더가 2씩의 업 카운팅 하므로 광량이 최대일 때의 1/100만초에서 광량이 최소일 때의 1/60초로 셔터 스피드가 변환하는 시간이 짧으므로 셔터의 동작 속도가 향상된다.The present invention relates to a shutter speed control circuit, and an input unit for comparing and outputting an iris signal of a DC voltage input to a plurality of reference voltages, and adding, maintaining, or adding 1 or 2 values of the current state stored according to the output of the input unit. A decoder which subtracts each other and converts it into an address, and a vertical synchronization signal that defines a field input from the system, into a section that varies according to the speed of the subject, and counts and outputs the limited section by the address converted by the decoder. An iris clock generator for generating an iris clock having a long period in a low shutter speed section and a long period in a fast shutter speed section; The iris output from the storage unit A buffer for outputting a signal defining a shutter speed section when counting with a clock and a output unit for outputting a shutter speed control signal in which a pulse width is modulated by resetting the iris clock with a signal defining the shutter speed section. Include. Therefore, when the bright light is incident, the decoder counts up two by two, so the shutter speed is short from 1/100 million seconds when the amount of light is maximum to 1/60 seconds when the amount of light is minimum. Is improved.

Description

셔터 속도 제어회로Shutter speed control circuit

제1도는 종래 기술에 따른 셔터 속도 제어회로도.1 is a shutter speed control circuit diagram according to the prior art.

제2도는 제1도의 동작 파형도.2 is an operational waveform diagram of FIG.

제3도는 본 발명에 따른 셔터 속도 제어회로도.3 is a shutter speed control circuit diagram according to the present invention.

제4도는 제3도의 동작 파형도.4 is an operational waveform diagram of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 입력부 20 : 디코더10: input unit 20: decoder

30 : 저장부 40 : 아이리스 클럭발생부30: storage unit 40: iris clock generator

50 : 버퍼 60 : 출력부50: buffer 60: output unit

본 발명은 자동 카메라의 셔터 속도 제어회로에 관한 것으로서, 특히, 주변의 휘도와 피사체의 이동속도의 변화에도 셔터 속도를 자동으로 변화시켜 입사되는 광의 량을 일정하도록 제어할 수 있는 셔터 속도 제어회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a shutter speed control circuit of an automatic camera. In particular, the shutter speed control circuit can control the shutter speed control circuit to automatically change the shutter speed even when the brightness of the surroundings and the moving speed of the subject change. It is about.

일반적으로, 자동 카메라는 촬영시 과다한 노출이나 노출 부족을 방지하기 위하여 필름 감도와 피사체의 휘도에도 일정량의 광이 입사되도록 셔터의 속도를 조절한다.In general, the automatic camera adjusts the shutter speed so that a certain amount of light is incident on the film sensitivity and the brightness of the subject to prevent overexposure or underexposure.

제1도는 종래 기술에 따른 셔터 속도 제어회로도이다.1 is a shutter speed control circuit diagram according to the prior art.

종래의 셔터 속도 제어회로는 입력부(1), 가산기(2), 카운터(3), 펄스폭변조 신호발생부(4), 아이리스 클럭발생부(5) 및 출력부(6)으로 이루어진다.The conventional shutter speed control circuit comprises an input unit 1, an adder 2, a counter 3, a pulse width modulation signal generator 4, an iris clock generator 5 and an output unit 6.

상기 입력부(1)는 전원전압단(Vdd)와 접지 사이에 직렬로 연결되어 노드(7)(8)에 기준전압을 발생하는 저항(R11)(R12)(R13)과, 일측입력부이 상기 저항(R11)(R12)(R13)사이의 노드(7)(8)와 연결되고 타측입력단이 직류 전압의 아이리스신호(IRIS)가 입력되게 연결된 비교기(COM11)(COM12)로 이루어진다. 상기에서, 아이리스신호(IRIS)는 카메라의 촬상소자로 사용되는 전하결합소자(도시되지 않음)의 포토다이오드에 입사되는 광을 광전 변환시킨 0∼5V 사이의 직류 전압으로 광의 량에 따라 변화된다. 즉, 상기 아이리스신호(IRIS)는 포토다이오드에 입사되는 광량이 많으면 5V에 가깝고 광량이 적거나 거의 없는 경우에는 0V에 가깝게 된다. 그러므로, 비교기(COM11)(COM12)는 아이리스신호(IRIS)의 레벨이 노드(7)(8) 각각의 기준전압 보다 높으면 '하이'신호를 출력하고, 낮으면 각각 '로우'신호를 출력한다. 그리고, 아이리스신호(IRIS)의 레벨이 노드(7)(8) 각각의 기준전압 사이의 레벨이면 비교기(COM11)(COM12)는 각각 '로우' 신호 및 '하이'신호를 출력한다.The input unit 1 is connected in series between the power supply voltage terminal Vdd and ground to generate a reference voltage at the nodes 7 and 8, and resistors R11, R12, and R13, and one input unit includes the resistor ( The comparator COM11 and COM12 are connected to the nodes 7 and 8 between R11, R12 and R13, and the other input terminal is connected to receive an iris signal IRIS of a DC voltage. In the above, the iris signal IRIS is changed in accordance with the amount of light to a DC voltage between 0 and 5V, which photoelectrically converts light incident on a photodiode of a charge coupled device (not shown) used as an imaging device of a camera. That is, the iris signal IRIS is close to 5V when the amount of light incident on the photodiode is high and close to 0V when the amount of light is small or little. Therefore, the comparator COM11 COM12 outputs a 'high' signal when the level of the iris signal IRIS is higher than the reference voltage of each of the nodes 7 and 8, and outputs a 'low' signal when the level is low. If the level of the iris signal IRIS is between the reference voltages of the nodes 7 and 8, the comparators COM11 and COM12 output a 'low' signal and a 'high' signal, respectively.

가산기(2)는 8비트, 즉 28=256 구간을 가져 상기 비교기(COM11)(COM12)의 출력 신호에 따라 현재 상태의 값을 현상태로 유지하거나, 1씩 업(up) 또는 다운(down)하여 카운터(3)의 초기 값을 설정하는 신호를 출력한다. 즉, 가산기(2)는 아래 표 1과 같이 비교기(COM11)(COM12)의 출력이 모두 '로우(low)'이면 1씩 다운(down)하고, 비교기(COM11)의 출력이 '로우'이고 비교기(COM12)의 출력이 '하이(high)'이면 현상태를 유지하며, 비교기(COM11)(COM12)의 출력이 모두 '하이'이면 1씩 업(up)한다.The adder 2 has 8 bits, that is, 2 8 = 256 intervals, and maintains the value of the current state in accordance with the output signal of the comparator COM11 or COM12, or increases or decreases the value by one. To output the signal for setting the initial value of the counter 3. That is, the adder 2 is down by one when the outputs of the comparators COM11 and COM12 are all low, as shown in Table 1 below, and the output of the comparator COM11 is 'low' and the comparator is low. If the output of the COM12 is 'high', the current state is maintained. If the outputs of the comparators COM11 and the COM12 are all high, the output is increased by one.

카운더(3)는 1필드를 한정하는 수직동기신호(Vertical Synchronizing signal : VS)에 하강 에지와 동기되는 상기 설정된 초기 값을 카운팅한다. 상기에서 시스템 내부에서 발생된 필드를 256 구간으로 나눈 펄스를 가지는 내부 클럭에 의해 상기 가산기(2)에서 설정된 초기 값을 카운팅한다.The counter 3 counts the set initial value synchronized with the falling edge to the vertical synchronizing signal VS defining one field. The initial value set by the adder 2 is counted by an internal clock having a pulse obtained by dividing a field generated in the system into 256 sections.

펄스폭변조 신호발생부(4)는 상기 설정된 초기 값을 카운팅 완료한후 다음 수직동기신호(VS)가 입력될 때 까지의 셔터 스피드를 조절하는 신호를 출력한다. 상기 신호는 설정된 초기값에 따라 가변되어 셔터 스피드 구간이 조절된다. 상기 셔터 스피드구간은 광량이 최소일 때의 1/60초에서부터 광량이 최대일 때의 1/100만초 사이가 된다.The pulse width modulation signal generator 4 outputs a signal for adjusting the shutter speed until the next vertical synchronization signal VS is input after the counting of the set initial value is completed. The signal is varied according to the set initial value so that the shutter speed section is adjusted. The shutter speed range is between 1/60 second when the light amount is minimum and 1/100 million second when the light amount is maximum.

아이리스 클럭발생부(5)는 시스템 내부에서 발생된 필드를 256구간으로 나눈 펄스를 가지는 내부 클럭(CK)이 입력되어 낮은 셔터 스피드 구간에서는 주기가 길고 빠른 셔터 스피드 구간에서는 주기가 긴 아이리스 클럭을 발생한다.The iris clock generator 5 inputs an internal clock CK having a pulse obtained by dividing a field generated in the system into 256 sections, thereby generating an iris clock having a long period in a low shutter speed section and a long period in a fast shutter speed section. do.

출력단(6)은 펄스폭변조 신호발생부(4)의 셔터 스피드를 조절하는 신호와 아이리스 클럭발생부(5)의 아이리스 클럭을 논리 곱하는 낸드게이트(NA)로 이루어져 셔터스피드조절신호(Shutter Speed Control Signal:SSCS)를 출력한다.The output stage 6 is composed of a signal for adjusting the shutter speed of the pulse width modulation signal generator 4 and a NAND gate NA that logically multiplies the iris clock of the iris clock generator 5 with a shutter speed control signal (Shutter Speed Control). Signal: SSCS) is output.

제2도는 제1도의 동작 파형도이다.2 is an operational waveform diagram of FIG.

제1도를 참조하여 제2도의 동작을 설명한다.The operation of FIG. 2 will be described with reference to FIG.

비교기(COM11)(COM12)는 저항(R11)(R12)(R13)에 의해 노드(7)(8)에서 발생되어 일측입력단에 인가되는 기준전압과 타측입력단에 인가되는 직류 전압의 아이리스신호(IRIS)를 비교한다. 상기 아이리스신호(IRIS)는 포토다이오드에서 입사되는 광을 광전 변환시킨 것으로 0∼5V사이의 직류 전압으로 광의 량에 따라 변화된다. 상기에서, 아이리스신호(IRIS)의 레벨이 노드(7)(8) 각각의 기준전압 보다 낮으면 비교기(COM11)(COM12)는 모두 '로우'를 출력하여 가산기(2)는 현재 상태에서 1씩 다운한다. 그리고, 아이리스신호(IRIS)의 레벨이 노드(7)(8) 각각의 기준전압 보다 높으면 비교기(COM11)(COM12)는 모두 '하이'를 출력하여 가산기(2)는 1씩 업한다. 또한, 아이리스신호(IRIS)의 레벨이 노드(7)(8) 각각의 기준전압 사이의 레벨이면 비교기(COM11)(COM12)는 각각 '로우'신호 및 '하이'신호를 출력하여 가산기(2)의 출력은 현상태로 유지한다.The comparator COM11 and COM12 are generated at the nodes 7 and 8 by the resistors R11, R12, and R13, and the iris signal IRIS of the reference voltage applied to one input terminal and the DC voltage applied to the other input terminal. ). The iris signal IRIS is a photoelectric conversion of light incident from a photodiode and changes according to the amount of light at a DC voltage between 0 and 5V. In the above, when the level of the iris signal IRIS is lower than the reference voltage of each of the nodes 7 and 8, all of the comparators COM11 and COM12 output 'low' so that the adder 2 is 1 by the current state. Down. When the level of the iris signal IRIS is higher than the reference voltage of each of the nodes 7 and 8, all of the comparators COM11 and COM12 output high, and the adder 2 is increased by one. In addition, when the level of the iris signal IRIS is a level between the reference voltages of the nodes 7 and 8, the comparators COM11 and COM12 output the 'low' signal and the 'high' signal to adder 2, respectively. The output of is kept as it is.

이에, 카운더(3)는 입력되는 제2도(a)와 같은 필드를 한정하는 수직동기신호(VS)의 하강 에지에 상기 가산기(2)의 출력이 동기되어 상기 설정된 초기 값을 카운팅한다. 이때, 카운터(3)는 상기 초기값을 카운팅하는 동안 '하이'이고 카운팅이 완료되면 제2도(a)의 신호의 다음 하강시까지 '로우'인 제2도(c)와 같은 셔터의 스피드를 조절하는 펄스폭 변조신호를 출력한다. 상기에서, 수직동기신호(VS)는 제2도(b)와 같은 리셋신호(RST)에 의해 동기된다.Accordingly, the counter 3 counts the set initial value by synchronizing the output of the adder 2 to the falling edge of the vertical synchronization signal VS defining the field as shown in FIG. At this time, the counter 3 is 'high' while counting the initial value, and when the counting is completed, the speed of the shutter like the second degree (c), which is 'low' until the next falling of the signal of the second degree (a) Outputs a pulse width modulated signal for adjusting. In the above, the vertical synchronization signal VS is synchronized by the reset signal RST as shown in FIG.

또한, 아이리스 클럭발생부(5)는 시스템 내부에서 발생된 필드를 256 구간으로 나눈 펄스를 가지는 내부 클럭이 입력되어 제2도(d)와 같이 낮은 셔터 스피드 구간에서는 주기가 길고 빠른 셔터 스피드 구간에서는 주기가 긴 아이리스 클럭을 발생한다. 그러므로, 출력단(6)을 이루는 낸드게이트(NA)는 제2도(e)와 같은 셔터스피드조절신호(SSCS)를 출력한다.In addition, the iris clock generator 5 inputs an internal clock having a pulse obtained by dividing a field generated in the system into 256 sections, and thus, in a low shutter speed section as shown in FIG. Generate a long iris clock. Therefore, the NAND gate NA constituting the output terminal 6 outputs the shutter speed control signal SSCS as shown in FIG.

상술한 종래의 셔터 속도 제어회로는 가산기가 1 필드당 1번씩 업또는 다운을 수행하므로 셔터의 속도가 광량이 최소일 때의 1/60초에서부터 광량이 최대일 때의 1/100만초로 변환될 때의 변환시간은 1/60×256≒4.7초가 된다. 상기에서 광량이 클 때에는 셔터의 속도가 빠르므로 플리커(flicker)현상을 감소시킬 수 있다.In the conventional shutter speed control circuit described above, since the adder performs up or down once per field, the shutter speed can be changed from 1/60 second when the light amount is minimum to 1/100 million second when the light amount is maximum. The conversion time at this time is 1/60 × 256 × 4.7 seconds. When the amount of light is large in the above, since the shutter speed is high, flicker may be reduced.

그러나, 주위의 명암에 따라 동작하는 셔터의 동작 속도가 느리므로 명암차가 클 때 적응하기 어려운 문제점이 있었다.However, there is a problem that it is difficult to adapt when the contrast difference is large because the operating speed of the shutter that operates according to the surrounding contrast is low.

따라서, 본 발명의 목적은 셔터의 동작 속도를 향상시킬 수 있는 셔터 속도 제어회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a shutter speed control circuit that can improve the operation speed of the shutter.

상기 목적을 달성하기 위한 본 발명에 따른 셔터 속도 제어회로는 입력되는 직류 전압의 아이리스신호와 다수 개의 기준전압을 비교 출력하는 입력부와, 상기 입력부의 출력에 따라 저장된 현상태의 값을 1 또는 2씩 가산하거나, 유지 또는 1씩 감산하여 어드레스로 변환하는 디코더와, 시스템 내부로부터 입력되는 필드를 한정하는 수직동기신호를 피사체의 속도에 따라 가변되는 구간으로 한정하고 이 한정된 구간을 상기 디코더에서 변환된 어드레스에 의해 카운팅하여 출력하는 저장부와, 상기 시스템 내부에서 발생된 필드를 256구간으로 나눈 펄스를 가지는 내부 클럭이 입력되어 낮은 셔터 스피드 구간에서는 주기가 길고 빠른 셔터 스피드 구간에서는 주기가 긴 아이리스 클럭을 발생하는 아이리스 클럭발생부와, 상기 저장부에서 출력되는 신호를 상기 아이리스 클럭으로 카운팅하여 일치될 때 셔터 스피드 구간을 한정하는 신호를 출력하는 버퍼와, 상기 셔터 스피드 구간을 한정하는 신호로 상기 아이리스 클럭을 리셋시켜 펄스의 폭이 변조된 셔터스피드조절신호를 출력하는 출력부를 포함한다.The shutter speed control circuit according to the present invention for achieving the above object comprises an input unit for comparing and outputting the iris signal of the input DC voltage and a plurality of reference voltages, and the value of the current state stored according to the output of the input unit by one or two Or a decoder for converting to an address by maintaining, subtracting, or subtracting one by one, and a vertical synchronization signal defining a field input from the inside of the system to a section varying according to the speed of a subject, and defining the limited section to an address converted by the decoder. And an internal clock having a pulse divided by 256 divisions of a field generated in the system and outputting a counted output, and generating an iris clock having a long period in a low shutter speed period and a long period in a fast shutter speed period. An iris clock generator and a signal output from the storage unit A buffer for outputting a signal defining a shutter speed section when counting and matching the iris clock, and resetting the iris clock with a signal defining the shutter speed section to output a shutter speed control signal modulated with a pulse width; It includes an output unit.

이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제3도는 본 발명에 따른 셔터 속도 제어회로도이다.3 is a shutter speed control circuit diagram according to the present invention.

본 발명에 따른 셔터 속도 제어회로는 입력부(10), 디코더(20), 저장부(30), 아이리스 클럭발생부(40), 버퍼(50) 및 출력부(60)를 포함한다.The shutter speed control circuit according to the present invention includes an input unit 10, a decoder 20, a storage unit 30, an iris clock generator 40, a buffer 50, and an output unit 60.

상기 입력부(10)는 전원전압단(Vdd)와 접지 사이에 직렬로 연결되어 노드(11)(12)(13)에 기준전압을 발생하는 저항(R21)(R22)(R23)(R24)과, 일측입력단이 상기 저항(R21)(R22)(R23)(R24)사이의 노드(11)(12)(13)와 연결되고 타측입력단이 직류 전압의 아이리스신호(IRIS)가 입력되게 연결된 비교기(COM21)(COM22)(COM23)로 이루어진다. 상기에서, 아이리스신호(IRIS)는 카메라의 촬상소자로 사용되는 전하결합소자(도시되지 않음)의 포토다이오드에 입사되는 광을 광전 변환시킨 0∼5V사이의 직류 전압으로 광의 량에 따라 변화된다. 즉, 상기 아이리스신호(IRIS)는 포토다이오드에 입사되는 광량이 많으면 5V에 가깝고 광량이 적거나 거의 없는 경우에는 0V에 가깝게 된다. 그러므로, 비교기(COM21)(COM22)(COM23)는 아이리스신호(IRIS)의 레벨이 노드(11)(12)(13) 각각의 기준전압 보다 높으면 각각 '하이'신호를 출력하고, 낮으면 각각 '로우'신호를 출력한다. 그리고, 아이리스신호(IRIS)의 레벨이 노드(11)(12)(13)각각의 기준전압 사이의 레벨이면 비교기(COM21)(COM22)(COM23)는 각각 '로우'신호 및 '하이'신호를 출력한다.The input unit 10 is connected in series between the power supply voltage terminal Vdd and the ground and generates resistors R21, R22, R23, and R24 for generating reference voltages at the nodes 11, 12, and 13, respectively. A comparator connected to one of the input terminals of the resistors R21, R22, R23, and R24, and connected to the other input terminal of the DC voltage iris signal IRIS. It consists of COM21) (COM22) (COM23). In the above, the iris signal IRIS is changed in accordance with the amount of light with a DC voltage between 0 and 5V, which photoelectrically converts light incident on a photodiode of a charge coupled device (not shown) used as an image pickup device of a camera. That is, the iris signal IRIS is close to 5V when the amount of light incident on the photodiode is high and close to 0V when the amount of light is small or little. Therefore, the comparators COM21, COM22, and COM23 output 'high' signals when the level of the iris signal IRIS is higher than the reference voltages of the nodes 11, 12 and 13, respectively. Outputs a low signal. When the level of the iris signal IRIS is between the reference voltages of the nodes 11, 12, and 13, the comparators COM21, COM22, and COM23 respectively provide a 'low' signal and a 'high' signal. Output

디코더(20)는 8비트, 즉, 2 =256 구간을 가져 상기 비교기(COM21)(COM22)(COM23)의 출력 신호에 따라 저장되어 있는 현재 상태의 값을 현상태로 유지하거나, 업 또는 다운하여 어드레스를 변화시킨다. 즉, 디코더(20)는 아래 표 2와 같이 비교기(COM21)(COM22)(COM23)의 출력이 모두 '로우'이면 1씩 다운하고, 비교기(COM21)(COM22)의 출력이 '로우'이고 비교기(COM23)의 출력이 '하이'이면 현상태를 유지하며, 비교기(COM21)의 출력이 '로우'이고 비교기(COM22)(COM23)의 출력이 '하이'이면 1씩 업한다. 그리고, 비교기(COM21)(COM22)(COM23)의 출력이 모두 '하이'이면 2씩 업한다.Decoder 20 has 8 bits, i.e. 2 The value of the current state stored in accordance with the output signals of the comparators COM21, COM22, and COM23 is maintained as it is, or it is up or down to change the address. That is, the decoder 20 is down by one when the outputs of the comparators COM21, COM22, and COM23 are all low, as shown in Table 2 below, and the outputs of the comparators COM21 and COM22 are low, and the comparator is low. If the output of the COM23 is 'high', the current state is maintained. If the output of the comparator COM21 is 'low' and the output of the comparator COM22 (COM23) is 'high', it is increased by one. When the outputs of the comparators COM21, COM22, and COM23 are all high, they are increased by two.

저장부(30)는 시스템 내부로부터 입력되는 필드를 한정하는 수직동기신호(VS)를 피사체의 속도에 따라 가변시켜 좁은 구간으로 한정하고 이 한정된 구간을 상기 디코더(20)에서 변환된 어드레스에 의해 카운팅하여 출력한다.The storage unit 30 defines a narrow section by varying the vertical synchronization signal VS that defines a field input from the inside of the system according to the speed of the subject, and counts the limited section by the address converted by the decoder 20. To print.

아이리스 클럭발생부(40)는 상기 시스템 내부에서 발생된 필드를 256 구간으로 나눈 펄스를 가지는 내부 클럭이 입력되어 낮은 셔터 스피드 구간에서는 주기가 길고 빠른 셔터 스피드 구간에서는 주기가 긴 아이리스 클럭을 발생한다.The iris clock generator 40 inputs an internal clock having a pulse obtained by dividing a field generated in the system into 256 sections, and generates an iris clock having a long period in a low shutter speed section and a long period in a fast shutter speed section.

버퍼(50)는 저장부(30)에서 출력되는 신호를 상기 아이리스 클럭발생부(40)로부터 입력되는 아이리스 클럭으로 카운팅하여 상기 저장부(30)에서 출력되는 신호와 상기 아이리스 클럭발생부(40)로부터 입력되는 아이리스 클럭이 일치될 때 셔터 스피드 구간을 한정하는 신호를 출력한다.The buffer 50 counts the signal output from the storage unit 30 to the iris clock input from the iris clock generator 40 to output the signal output from the storage unit 30 and the iris clock generator 40. When the iris clock input from the signal is matched, a signal defining the shutter speed section is output.

출력부(60)는 노아게이트(NO21)(NO22)와 인버터(IN)를 갖는 래치 구성으로 이루어지는데, 노아게이트(NO21)(NO22)는 각각의 일측입력단에 버퍼(50)에서 출력되는 셔터 스피드 구간을 한정하는 신호와 아이리스 클럭발생부(40)에서 출력되는 아이리스 클럭이 입력되며, 타측입력단에 노아게이트(NO22)(NO21)의 출력이 입력된다. 그러므로, 출력부(60)는 상기 셔터 스피드 구간을 한정하는 신호를 리셋신호로, 상기 아이리스 클럭을 세트신호로 사용하여 인버터(IN)는 펄스의 폭이 변조된 셔터스피드조절신호(Shutter Speed Control Signal:SSCS)를 출력한다.The output unit 60 has a latch configuration having a NOA gate NO21 (NO22) and an inverter IN. The NOA gate NO21 (NO22) has a shutter speed output from the buffer 50 at each input terminal. A signal defining a section and an iris clock output from the iris clock generator 40 are inputted, and an output of the noar gates NO22 and NO21 is input to the other input terminal. Therefore, the output unit 60 uses the signal defining the shutter speed section as a reset signal and the iris clock as a set signal, so that the inverter IN is a shutter speed control signal in which a pulse width is modulated. Outputs: SSCS).

제4도는 제3도의 동작 파형도이다.4 is an operational waveform diagram of FIG.

제3도를 참조하여 제4도의 동작을 설명한다.The operation of FIG. 4 will be described with reference to FIG.

비교기(COM21)(COM22)(COM23)는 저항(R21)(R22)(R23)(R24)에 의해 노드(11)(12)(13)에서 발생되어 일측입력단에 인가되는 기준전압과 타측입력단에 인가되는 직류 전압의 아이리스신호(IRIS)를 비교한다. 상기 아이리스신호(IRIS)는 포토다이오드에서 입사되는 광을 광전 변환시킨 것으로 0∼5V사이의 직류 전압으로 광의 량에 따라 변화된다. 상기에서, 아이리스 신호(IRIS)의 레벨이 노드(11)(12)(13) 각각의 기준전압 보다 낮으면 비교기(COM21)(COM22)(COM23)는 모두 '로우'를 출력하여 디코더(20)는 저장되어 있는 현재 상태에서 1씩 다운 카운팅한다. 그리고, 아이리스신호(IRIS)가 노드(12)(13)사이의 레벨이면 비교기(COM21)(COM22)는 '로우'를 출력하고 비교기(COM23)는 '하이'를 출력하여 현상태를 유지하며, 노드(11)(12)사이의 레벨이면 비교기(COM21)는 '로우'를 출력하고 비교기(COM22)(COM23)는 '하이'를 출력하여 1씩 업 카운팅한다. 또한, 아이리스신호(IRIS)의 레벨이 노드(11)의 기준전압 보다 높으면 비교기(COM21)(COM22)(COM23)는 모두 '하이'를 출력하여 디코더(20)는 저장되어 있는 현재 상태에서 2씩 업 카운팅한다. 즉, 밝은 광이 입사되면 디코더(20)는 2씩의 업 카운팅 하므로 광량이 최대일 때의 1/100만초에서 광량이 최소일 때의 1/60초로 셔터 스피드가 변환하는 시간은 1씩의 업 카운팅 할 때보다 짧아진다.The comparators COM21, COM22, and COM23 are generated at the nodes 11, 12, and 13 by the resistors R21, R22, R23, and R24 and applied to the reference voltage and the other input terminal. The iris signal IRIS of the applied DC voltage is compared. The iris signal IRIS is a photoelectric conversion of light incident from a photodiode and changes according to the amount of light at a DC voltage between 0 and 5V. In the above, when the level of the iris signal IRIS is lower than the reference voltage of each of the nodes 11, 12, and 13, the comparators COM21, COM22, and COM23 output 'low' so that the decoder 20 Counts down one by one from its current state. If the iris signal IRIS is at a level between the nodes 12 and 13, the comparator COM21 and COM22 output a low and the comparator COM23 outputs a high to maintain a current state. If the level is between 11 and 12, the comparator COM21 outputs 'low' and the comparator COM22 and COM23 outputs 'high' to count up by one. In addition, when the level of the iris signal IRIS is higher than the reference voltage of the node 11, all of the comparators COM21, COM22, and COM23 output high, and the decoder 20 is two by two in the current state. Count up. In other words, when bright light is incident, the decoder 20 up-counts by two, so the time that the shutter speed changes from 1/100 million seconds when the amount of light is maximum to 1/60 seconds when the amount of light is minimum is up by one. Shorter than when counting

이에, 저장부(30)는 시스템 내부에서 입력되는 제4도(a)와 같은 필드를 한정하는 수직동기신호(VS)를 피사체의 속도에 따라 가변시켜 좁은 구간으로 한정하고 이 한정된 구간을 상기 디코더(20)에서 변환된 어드레스에 의해 카운팅하여 출력한다. 상기 수직동기신호(VS)는 제4도(b)와 같은 리셋신호(RES)에 의해 동기된다.Accordingly, the storage unit 30 defines a narrow section by varying the vertical synchronization signal VS that defines a field as shown in FIG. Counting is performed based on the address converted in (20) and output. The vertical synchronization signal VS is synchronized by the reset signal RES as shown in FIG.

또한, 아이리스 클럭발생부(40)는 상기 시스템 내부에서 발생된 필드를 256 구간으로 나눈 펄스를 가지는 내부 클럭이 입력되어 제4도(d)와 같이 낮은 셔터 스피드 구간에서는 주기가 길고 빠른 셔터 스피드 구간에서는 주기가 긴 아이리스 클럭을 발생한다. 그러므로, 버퍼(50)는 저장부(30)에서 출력되는 신호를 상기 제4도(d)와 같은 아이리스 클럭으로 카운팅하여 상기 저장부(30)에서 출력되는 신호와 상기 아이리스 클럭발생부(40)로부터 입력되는 아이리스 클럭이 일치될 때 제4도(c)와 같은 셔터 스피드 구간을 한정하는 신호를 출력한다. 이에, 출력부(60)는 제4도(c)와 같은 셔터 스피드 구간을 한정하는 신호에 펄스가 생성되기 전까지 제4도(d)의 상태를 출력하고 펄스가 생성되면 '로우'가 되는 제4도(e)와 같은 셔터스피드조절신호(SSCS)를 출력한다.In addition, the iris clock generator 40 inputs an internal clock having a pulse obtained by dividing a field generated in the system into 256 sections, and thus has a long and fast shutter speed section in a low shutter speed section as shown in FIG. Generates a long iris clock. Therefore, the buffer 50 counts the signal output from the storage unit 30 to the iris clock as shown in FIG. 4 (d) and outputs the signal output from the storage unit 30 and the iris clock generator 40. When the iris clock input from the signal is matched, a signal defining a shutter speed section as shown in FIG. 4C is output. Accordingly, the output unit 60 outputs the state of FIG. 4 (d) until the pulse is generated in the signal defining the shutter speed section as shown in FIG. 4 (c), and becomes 'low' when the pulse is generated. The shutter speed control signal SSCS is output as shown in FIG.

따라서, 본 발명은 밝은 광이 입사시 디코더가 2씩의 업 카운팅 하므로 광량이 최대일 때의 1/100만초에서 광량이 최소일 때의 1/60초로 셔터스피드가 변환하는 시간이 짧으므로 셔터의 동작 속도를 향상시킬 수 있는 잇점이 있다.Therefore, in the present invention, since the decoder counts up two by two when bright light is incident, the shutter speed changes from 1/100 million seconds when the amount of light is maximum to 1/60 seconds when the amount of light is minimum. This has the advantage of improving the speed of operation.

Claims (1)

입력되는 직류 전압의 아이리스신호와 다수 개의 기준전압을 비교 출력하는 입력부와, 상기 입력부의 출력에 따라 저장된 현상태의 값을 1 또는 2씩 가산하거나, 유지 또는 1씩 감산하여 어드레스로 변환하는 디코더와, 시스템 내부로부터 입력되는 필드를 한정하는 수직동기신호를 피사체의 속도에 따라 가변되는 구간으로 한정하고 이 한정된 구간을 상기 디코더에서 변환된 어드레스에 의해 카운팅하여 출력하는 저장부와, 상기 시스템 내부에서 발생된 필드를 256 구간으로 나눈 펄스를 가지는 내부 클럭이 입력되어 낮은 셔터 스피드 구간에서는 주기가 길고 빠른 셔터 스피드 구간에서는 주기가 긴 아이리스 클럭을 발생하는 아이리스 클럭발생부와, 상기 저장부에서 출력되는 신호를 상기 아이리스 클럭으로 카운팅하여 일치될 때 셔터 스피드 구간을 한정하는 신호를 출력하는 버퍼와, 상기 셔터 스피드 구간을 한정하는 신호로 상기 아이리스 클럭을 리셋시켜 펄스의 폭이 변조된 셔터스피드조절신호를 출력하는 출력부를 포함하는 셔터 속도 제어회로.An input unit which compares and outputs an iris signal of an input DC voltage with a plurality of reference voltages, a decoder which adds one or two stored values according to the output of the input unit, maintains or subtracts one by one, and converts the address into an address; A storage unit configured to limit the vertical synchronization signal defining a field input from the system to a section varying according to the speed of the subject and to count and output the limited section by the address converted by the decoder; An iris clock generator for generating an iris clock having a long cycle in a low shutter speed section and a long iris clock in a fast shutter speed section; and a signal output from the storage section. Counting the shutter speed when matching by counting with the iris clock A signal for resetting the iris defined by the clock to the buffer, a signal to limit the shutter speed period and outputting the shutter speed control circuit comprising an output section for outputting a pulse width modulation control signal to the shutter speed.
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