KR0165395B1 - Mask rom - Google Patents
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Abstract
마스크 롬 인식패턴 형성방법에 관하여 기술한다. 게이트, 소오스 및 드레인을 구비하는 트랜지스터 및 절연층이 형성되어 있는 반도체 기판의 상기 절연층을 부분적으로 식각하여 인식패턴형성영역 상의 반도체 기판을 노출시키고, 데이터 기록 및 인식 패턴 형성을 위한 포토레지스트 패턴을 형성한 다음, 불순물을 이온주입하여 데이터를 기록하고, 상기 기판을 식각하여 인식패턴형성영역 상의 상기 기판 표면에 요철 모양의 인식 패턴을 형성한다. 이어서, 포토레지스트 패턴을 제거하고, 도전물을 증착한 다음 패터닝하여 상기 인식 패턴 상에 상기 인식 패턴의 보호를 위한 도전층을 형성한다. 따라서, 게이트 전극 형성후 인식 패턴을 형성할 수 있으며, 식각속도 차에 의존하던 종래와는 달리 기판 식각 공정에 의해 인식패턴이 형성되므로 인식패턴의 수직단차를 크게 할 수 있다. 따라서, 육안으로 칩 식별이 용이하다.A method of forming a mask ROM recognition pattern will be described. The insulating layer of the semiconductor substrate on which the transistor including the gate, the source and the drain, and the insulating layer are formed is partially etched to expose the semiconductor substrate on the recognition pattern forming region, and a photoresist pattern for data recording and recognition pattern formation is formed. After the formation, the ion is implanted to record data, and the substrate is etched to form an uneven pattern on the surface of the substrate on the recognition pattern formation region. Subsequently, the photoresist pattern is removed, a conductive material is deposited, and then patterned to form a conductive layer for protecting the recognition pattern on the recognition pattern. Accordingly, the recognition pattern may be formed after the gate electrode is formed, and unlike the conventional method, which is dependent on the etching rate difference, the recognition pattern is formed by the substrate etching process, thereby increasing the vertical step of the recognition pattern. Therefore, chip identification is easy with the naked eye.
Description
제1a도 내지 제1c도는 종래 기술에 따른 인식패턴 형성방법의 일실시예를 도시한 공정순서도.1A to 1C are process flowcharts showing one embodiment of a recognition pattern forming method according to the prior art.
제2a도 내지 제2d도는 본 발명에 따른 인식패턴 형성방법의 제1실시예를 순서대로 도시한 공정순서도.2A to 2D are process flow charts sequentially showing a first embodiment of a recognition pattern forming method according to the present invention.
제3a도 내지 제3d도는 본 발명에 따른 인식패턴 형성방법의 제2실시예를 순서대로 도시한 공정순서도.3A to 3D are process flow charts sequentially showing a second embodiment of a recognition pattern forming method according to the present invention.
본 발명은 마스크 롬 인식 패턴 형성방법에 관한 것으로, 특히 게이트 전극 형성 후 형성하고 육안 식별이 용이한 인식 패턴 형성방법에 관한 것이다.The present invention relates to a method for forming a mask ROM recognition pattern, and more particularly, to a method for forming a recognition pattern formed after the formation of a gate electrode and easy for visual recognition.
마스크 롬은 비휘발성 메모리 장치의 한 종류로서, 여러 형태의 주문자 데이터가 제조공정 중의 특정 단계에서 기록되고 그 데이터가 사용자에 의해 변경될 수 없는 메모리 장치이다. 이와 같은 데이터는 선택적인 확산 영역 형성, 배선층 형성, 또는 불순물 이온주입등을 통해 기록되어 진다. 한편, 필드산화막의 유, 무에 의한 확산 방식이나 콘택의 유, 무에 의한 콘택 방식은 서로 다른 데이터에 따라 실리콘 표면에 눈으로 식별 가능한 어떤 변형이 존재하게 된다. 그러나, 불순물을 채널영역에 선택적으로 이온주입하여 문턱전압을 변화시키는 방식은 실리콘 표면에 어떤 변형이 존재하지 않으므로 서로 다른 데이터를 갖는 칩을 눈으로 식별하기가 어렵다. 따라서, 소팅 에러(sorting error)가 발생하거나 사용자에게 납품시 다른 칩과의 혼입 가능성이 있다.Mask ROM is a type of nonvolatile memory device in which various types of custom data are written at specific stages in the manufacturing process and the data cannot be changed by the user. Such data is recorded through selective diffusion region formation, wiring layer formation, or impurity ion implantation. On the other hand, in the diffusion method with and without the field oxide film and the contact method with and without the contact, there is a certain visually visible deformation on the silicon surface according to different data. However, in the method of changing the threshold voltage by selectively implanting impurities into the channel region, it is difficult to visually identify chips having different data because there is no deformation on the silicon surface. Thus, there is a possibility of sorting error or incorporation with other chips upon delivery to the user.
상기 문제점을 해결하기 위해 필드산화막 표면에 형성되어 있는 칩의 인식 패턴이 미합중국 특허 제4,951,116호에 기술되어 있다. 상기 기술을 제1a도 내지 제1c도를 참조하여 설명한다.In order to solve the above problem, a recognition pattern of a chip formed on the surface of a field oxide film is described in US Pat. No. 4,951,116. The above description will be described with reference to FIGS. 1A to 1C.
제1a도를 참조하면, 반도체 기판(10) 상의 인식패턴형성역역 상에 필드산화막(12)을 형성하고 상기 필드산화막(12) 상에, 바람직하게는 마스크(14)를 선택적으로 형성하여 상기 필드산화막(12) 일부를 노출시킨다. 상기 마스크(14)를 사용하여 상기 노출된 필드산화막(12) 표면에 데이터 기록을 위한 불순물 이온주입과 동일한 공정에서 불순물을 이온주입한다.Referring to FIG. 1A, a field oxide film 12 is formed on a recognition pattern formation region on a semiconductor substrate 10, and a mask 14 is selectively formed on the field oxide film 12. A portion of the oxide film 12 is exposed. The mask 14 is used to implant impurities into the exposed field oxide film 12 in the same process as the implantation of impurity ions for data recording.
제1b도를 참조하면, 불순물이 이온주입된 상기 기판을 에쳔트에 노출시켜 상기 필드산화막 표면에 인식 패턴(15)을 형성한다. 이는 불순물이 이온주입과 필드산화막과 그렇지 않은 필드산화막의 식각 속도 차이를 이용한 것이다.Referring to FIG. 1B, the recognition pattern 15 is formed on the surface of the field oxide film by exposing the substrate implanted with impurities to an etchant. This is based on the difference between the ion implantation rate and the etching rate between the field oxide layer and the field oxide layer.
제1c도를 참조하면, 상기 인식패턴(15) 상에 후속 식각 공정에서의 상기 인식패턴의 변형을 방지하기 위하여 다결정실리콘층(18)을 형성하고, 상기 다결정실리콘층(18)을 제외한 상기 결과물 전면에 절연층(20) 및 보호막(22)을 형성한다.Referring to FIG. 1C, a polysilicon layer 18 is formed on the recognition pattern 15 to prevent deformation of the recognition pattern in a subsequent etching process, and the resultant product excluding the polycrystalline silicon layer 18 is formed. The insulating layer 20 and the protective film 22 are formed in the whole surface.
그러나, 상기 방법에 의하면, 게이트 전극 형성 후 상기 인식패턴을 형성할 수 없다. 그 이유는 게이트 전극 형성 후 필드산화막을 식각할 때 소자 형성 영역의 게이트 산화막도 함께 노출되고 식각되어 상기 게이트 산화막이 손상되기 때문이다.However, according to the above method, the recognition pattern cannot be formed after the gate electrode is formed. This is because when the field oxide film is etched after the gate electrode is formed, the gate oxide film of the element formation region is also exposed and etched to damage the gate oxide film.
또한, 상기 필드산화막의 이온주입된 부분과 이온주입되지 않은 부분의 식각속도 차이가 적어 인식 패턴의 수직 단차가 적으며 이에따라 육안 식별이 곤란한 단점이 있다.In addition, the difference in etching speed between the ion-implanted portion and the non-ion-implanted portion of the field oxide film has a small vertical step of the recognition pattern, which is difficult to visually identify.
따라서, 본 발명은 게이트 전극 형성후 육안 식별이 용이한 인식 패턴을 형성하는 방법을 제공하는 것을 그 목적으로 한다.Accordingly, an object of the present invention is to provide a method for forming a recognition pattern that is easy to visually identify after forming a gate electrode.
상기 목적을 달성하기 위하여 본 발명은, 게이트, 소오스 및 드레인을 구비하는 트랜지스터 및 절연층이 형성되어 있는 반도체 기판의 상기 절연층을 부분적으로 식각하여 인식패턴형성영역 상의 반도체 기판을 노출시키는 단계; 상기 결과물 상에 포토레지스트를 도포하고 이를 패터닝하여 데이터 기록 및 인식 패턴 형성을 위한 포토레지스트 패턴을 형성하는 단계; 포토레지스트 패턴이 형성된 상기 결과물에 불순물을 이온주입하여 데이터를 기록하는 단계; 상기 절연층 및 포토레지스트 패턴을 식각 마스크로 사용하고 상기 기판을 식각하여 인식패턴형성영역 상의 상기 기판 표면에 요철 모양의 인식 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 제거하는 단계; 및 상기 결과물 상에 도전물을 증착하고 패터닝하여 상기 인식 패턴 상에 상기 인식 패턴의 보호를 위한 도전층을 형성하는 단계를 구비하는 것을 특징으로 하는 마스크 롬 인식 패턴 형성방법을 제공한다.In order to achieve the above object, the present invention comprises the steps of partially etching the insulating layer of the semiconductor substrate on which the transistor and the insulating layer having a gate, a source and a drain are formed to expose the semiconductor substrate on the recognition pattern forming region; Applying a photoresist on the resultant and patterning the photoresist to form a photoresist pattern for data recording and recognition pattern formation; Recording data by ion implanting impurities into the resultant formed photoresist pattern; Using the insulating layer and the photoresist pattern as an etch mask and etching the substrate to form an uneven pattern on the surface of the substrate on the recognition pattern forming region; Removing the photoresist pattern; And depositing and patterning a conductive material on the resultant to form a conductive layer for protecting the recognition pattern on the recognition pattern.
바람직한 실시예에 의하면, 상기 인식패턴형성영역을 노출시키는 단계는 반도체 기판 상에 형성된 절연막을 식각하여 콘택을 형성하는 공정과 동일한 공정에서 진행하고, 상기 도전층 형성하는 단계는 반도체 기판 상에 배선 형성 공정과 동일한 공정에서 진행한다. 한편, 상기 도전층 형성 단계 후 상기 인식패턴형성영역의 상부 금속층을 노출시키는 보호층을 형성한다.According to a preferred embodiment, exposing the recognition pattern forming region is performed in the same process as etching the insulating film formed on the semiconductor substrate to form a contact, and forming the conductive layer includes forming a wiring on the semiconductor substrate. Proceed in the same process as the process. Meanwhile, after the conductive layer forming step, a protective layer exposing the upper metal layer of the recognition pattern forming region is formed.
상기 목적을 달성하기 위하여 본 발명은 또한, 소자 형성 영역을 제외한 반도체 기판의 인식패턴형성영역 상에 필드산화막을 형성하는 단계; 상기 결과물 상에 도전물을 증착하고 이를 패터닝하여 제1 도전층을 형성하는 단계; 제1 도전층이 형성된 상기 결과물 상에 충간 절연막을 형성하고 이를 부분적으로 식각하는 단계; 상기 결과물 상에 포토레지스트를 도포하고 이를 패터닝하여 데이터 기록 및 인식 패턴 형성을 위한 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴이 형성된 상기 결과물에 불순물을 이온주입하여 데이터를 기록하는 단계; 상기 포토레지스트 패턴을 식각 마스크로 사용하고 상기 인식패턴형성영역 상의 상기 제1 도전층의 일부를 식각하여 요철 모양의 인식 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 제거하는 단계; 및 상기 결과물 상에 도전물을 증착하고 패터닝하여 상기 인식 패턴 상에 상기 인식 패턴의 보호를 위한 제2 도전층을 형성하는 단계를 구비하는 것을 특징으로 하는 마스크 롬 인식 패턴 형성방법을 제공한다.In order to achieve the above object, the present invention also comprises the steps of forming a field oxide film on the recognition pattern forming region of the semiconductor substrate except the element formation region; Depositing a conductive material on the resultant and patterning the conductive material to form a first conductive layer; Forming an interlayer insulating film on the resultant formed first conductive layer and partially etching the interlayer insulating film; Applying a photoresist on the resultant and patterning the photoresist to form a photoresist pattern for data recording and recognition pattern formation; Recording data by ion implanting impurities into the resultant having the photoresist pattern formed thereon; Using the photoresist pattern as an etch mask and etching a portion of the first conductive layer on the recognition pattern formation region to form an uneven pattern; Removing the photoresist pattern; And depositing and patterning a conductive material on the resultant to form a second conductive layer on the recognition pattern to protect the recognition pattern.
바람직한 실시예에 의하면, 상기 제1 도전층을 형성하는 단계는 반도체 기판 상에 게이트 도전층을 형성하는 공정과 동일한 공정에서 진행하고, 상기 제2 도전층을 형성하는 단계는 반도체 기판 상에 배선 형성 공정과 동일한 공정에서 진행한다. 또한, 상기 도전층 형성 단계 후상기 인식패턴형성영역의 상부 금속층을 노출시키는 보호층을 형성한다.In example embodiments, the forming of the first conductive layer may be performed in the same process as forming the gate conductive layer on the semiconductor substrate, and the forming of the second conductive layer may include forming wiring on the semiconductor substrate. Proceed in the same process as the process. In addition, after the conductive layer forming step, a protective layer exposing the upper metal layer of the recognition pattern forming region is formed.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명하고자 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
제2a도 내지 제2d도는 본 발명에 따른 인식패턴 형성방법의 제1 실시예를 순서대로 도시한 공정순서도이다.2A to 2D are process flow charts sequentially showing a first embodiment of a recognition pattern forming method according to the present invention.
제2a도는 인식패턴형성영역(a)의 기판을 노출시키는 단계를 도시한다. 반도체 기판(50) 상에 소자분리를 위한 필드산화막(52)을 형성하고, 소자형성 영역에 게이트 산화막(54), 게이트(56), 소오스/드레인(60) 및 절연층(58)을 구비하는 트랜지스터를 형성한 다음, 이후에 형성될 배선층과 상기 하부구조물, 예컨대 트랜지스터와의 절연을 위해 층간 절연층(62)을 형성한다. 계속해서, 상기 트랜지스터의 콘택홀(h)형성 및 상기 인식패턴형성영역(a)의 기판을 노출시키기 위해 상기 층간절연층(62)을 부분적으로 식각한다. 여기에서 인식패턴형성영역(a)의 상기 기판을 콘택홀 형성 공정과 동일한 공정에서 노출된다.2A illustrates exposing the substrate of the recognition pattern forming region a. A field oxide film 52 is formed on the semiconductor substrate 50 for device isolation, and a gate oxide film 54, a gate 56, a source / drain 60, and an insulating layer 58 are formed in the device formation region. After the transistor is formed, an interlayer insulating layer 62 is formed to insulate the wiring layer to be formed later and the substructure, for example, the transistor. Subsequently, the interlayer insulating layer 62 is partially etched to expose the contact hole h of the transistor and the substrate of the recognition pattern forming region a. Here, the substrate of the recognition pattern forming region a is exposed in the same process as the contact hole forming process.
제2b도는 데이터 기록을 위한 이온주입 단계를 도시한다.2B shows an ion implantation step for data recording.
콘택홀(h)이 형성되고 인식패턴형성영역(a)의 기판이 노출된 상기 결과물 상에 포토레지스트를 패턴(64)을 형성한다. 이어서, 포토레지스트 패턴이 형성된 상기 결과물에 불순물, 예컨대 상기 트랜지스터가 N형인 경우 붕소이온을 이온주입하여 사용자 데이터를 기록한다. 이때, 노출된 상기 인식패턴형성영역(a)의 일부에도 불순물이 이온주입된다. 여기에서 상기 붕소 이온은 메모리 셀의 선택된 트랜지스터 상에 형성된 층간절연층(62), 게이트(56) 및 게이트 산화막(54)을 통과하여 메모리셀의 선택된 트랜지스터 채널에 주입된다.A photoresist pattern 64 is formed on the resultant where the contact hole h is formed and the substrate of the recognition pattern forming region a is exposed. Subsequently, when the photoresist pattern is formed, impurities, for example, boron ions are ion-implanted when the transistor is N-type to record user data. At this time, impurities are implanted into a part of the exposed recognition pattern forming region a. The boron ions are implanted into the selected transistor channel of the memory cell through the interlayer insulating layer 62, the gate 56 and the gate oxide layer 54 formed on the selected transistor of the memory cell.
제2c도는 인식패턴(66)을 형성하는 단계를 도시한다. 상기 층간절연층(62) 및 포토레지스트 페턴(제2b도의 64)을 식각 마스크로 사용하고 상기 기판을 식각하여 소자형성 영역을 제외한 반도체 기판의 일 영역에 요철 모양을 갖는 인식 패턴(66)을 형성한다. 이어서, 상기 포토레지스트 패턴(64)을 제거한다.2C shows the step of forming the recognition pattern 66. The interlayer insulating layer 62 and the photoresist pattern (64 in FIG. 2B) are used as an etching mask, and the substrate is etched to form a recognition pattern 66 having an uneven shape in one region of the semiconductor substrate except the device formation region. do. Next, the photoresist pattern 64 is removed.
상기 인식 패턴의 형성을 식각속도 차이에 의존하던 종래와는 달리, 식각 마스크를 이용하여 식각 마스크를 이용하여 식각함으로써 수직단차를 1000Å 이상, 바람직하게는 10000∼20000Å으로 형성할 수 있다.Unlike the conventional method in which the formation of the recognition pattern depends on the difference in etching speed, by using an etching mask, the etching pattern may be etched using an etching mask to form a vertical step of 1000 mW or more, preferably 10000 to 20000 mW.
제2d도는 도전층(68) 및 보호층(70)을 형성하는 단계를 나타낸다.2d illustrates a step of forming the conductive layer 68 and the protective layer 70.
포토레지스트 패턴이 제거된 상기 결과물 상에 도전물을 증착한 후 패터닝하여 상기 인식 패턴(66) 상에 도전층(68)을 형성한다. 여기에서 상기 도전층(68)은 상기 인식 패턴(66)의 손실 또는 파괴를 방지하기 위하여 형성하며, 상기 도전층(68)은 소자 형성영역에서의 금속배선(68') 형성공정과 동일한 공정에서 진행하는 것이 바람직하다. 이어서, 상기 결과물 상에, 예컨대 PSG(Phospho-Silicate Glass) 및 실리콘나이트라이드(SiN)등을 도포하여 보호층(70)을 형성한다. 상기 보호층(70)은 상기 인식패턴형성영역(a) 상부의 상기 금속층을 노출시키도록 형성하는 것이 바람직하다. 그러나 상기 제1 실시예에 의해 형성된 인식패턴은 충분히 큰 수직단자를 가지므로 인식패턴 상의 보호층(70)을 제거하지 않아도 무방하다.A conductive material is deposited on the resultant from which the photoresist pattern is removed, and then patterned to form a conductive layer 68 on the recognition pattern 66. The conductive layer 68 is formed to prevent loss or destruction of the recognition pattern 66, and the conductive layer 68 is formed in the same process as that of forming the metal wiring 68 'in the element formation region. It is preferable to proceed. Subsequently, for example, PSG (Phospho-Silicate Glass) and silicon nitride (SiN) may be applied to the resultant to form a protective layer 70. The protective layer 70 may be formed to expose the metal layer on the recognition pattern forming region a. However, since the recognition pattern formed by the first embodiment has a sufficiently large vertical terminal, it is not necessary to remove the protective layer 70 on the recognition pattern.
상기 본 발명의 제1 실시예에 의하면, 콘택 형성 공정시 인식패턴형성영역의 절연막을 식각하여 기판을 노출시키고 데이터 기록을 위한 사진공정 및 이온주입공정을 진행한 다음, 노출된 인식패턴형성영역의 기판을 식각한다. 따라서, 게이트 전극 형성후 인식패턴을 형성할 수 있으며, 식각속도 차에 의존하던 종래와는 달리 기판 식각 공정에 의해 인식패턴이 형성되므로 인식패턴의 수직단차를 크게 할 수 잇다. 따라서, 육안으로 칩 식별이 용이하다.According to the first embodiment of the present invention, during the contact forming process, the insulating film of the recognition pattern forming region is etched to expose the substrate, the photo process and the ion implantation process for data recording are performed, and then the exposed recognition pattern forming region is removed. Etch the substrate. Therefore, the recognition pattern may be formed after the gate electrode is formed, and unlike the conventional method, which is dependent on the etching rate difference, the recognition pattern is formed by the substrate etching process, thereby increasing the vertical step of the recognition pattern. Therefore, chip identification is easy with the naked eye.
제3a도 내지 제3d도는 본 발명에 따른 인식패턴 형성방법의 제2 실시예를 순서대로 도시한 공정순서도이다. 이후의 도면에 있어서, 상기 제2a도 내지 제2d도에서와 동일한 참조부호는 동일한 부재를 나타낸다.3A to 3D are process flow charts sequentially showing a second embodiment of the recognition pattern forming method according to the present invention. In the following drawings, the same reference numerals as in Figs. 2A to 2D denote the same members.
제3a도는 인식패턴형성영역(a) 상에 형성된 필드산화막(52) 상에 제1 도전층(56')을 형성하는 단계를 나타낸다. 반도체 기판(50) 상에 소자분리를 위한 필드산화막(52)을 형성하고, 상기 결과물 상에 게이트 산화막(54)을 형성한 다음, 도전물을 중착하고 이를 패터닝하여 소자형성영역에는 게이트(56)를, 인식패턴형성영역의 필드산화막 상에는 인식패턴 형성을 위한 제1 도전층(56')을 각각 형성한다.FIG. 3A illustrates a step of forming the first conductive layer 56 ′ on the field oxide film 52 formed on the recognition pattern forming region a. A field oxide film 52 is formed on the semiconductor substrate 50 for device isolation, a gate oxide film 54 is formed on the resultant, and then a conductive material is deposited and patterned to form a gate 56 in the device formation region. The first conductive layer 56 ′ for forming the recognition pattern is formed on the field oxide film in the recognition pattern formation region.
제3b도는 데이터 기록을 위한 이온주입 공정을 도시한다. 제1 도전층(56')이 형성된 상기 결과물에 소오스/드레인(60)을 구비하는 트랜지스터를 형성하고, 이후에 형성될 배선층과 상기 하부구조물, 예컨대 트랜지스터와의 절연을 위해 층간 절연층(62)을 형성한다.3B shows an ion implantation process for data recording. A transistor including a source / drain 60 is formed in the resultant formed first conductive layer 56 ′, and the interlayer insulating layer 62 is formed to insulate the wiring layer to be formed later and the substructure, for example, the transistor. To form.
계속해서, 상기 트랜지스터의 콘택홀(h)형성 및 상기 인식패턴형성영역(a)의 상기 제1 도전층(56')의 일부를 노출시키기 위해 상기 충간절연층(62)을 부분적으로 식각한다. 콘택홀(h)이 형성되고 인식패턴형성영역(a)의 제1 도전층(56')이 노출된 상기 결과물 상에 포토레지스트를 도포한 다음 패터닝하여 데이터 기록 및 인식 패턴 형성을 위한 포토레지스트 패턴(64)을 형성한다. 이어서, 포토레지스트 패턴(64)이 형성된 상기 결과물에 불순물, 예컨대 상기 트랜지스터가 N형인 경우 붕소이온을 이온주입하여 사용자 데이터를 기록한다. 이때, 노출된 상기 인식패턴형성영역의 일부에도 불순물이 이온주입된다.Subsequently, the interlayer insulating layer 62 is partially etched to expose a portion of the first conductive layer 56 ′ of the contact hole h and the recognition pattern forming region a of the transistor. A photoresist pattern for forming a data recording and recognition pattern is formed by applying a photoresist on the resultant portion where the contact hole h is formed and the first conductive layer 56 ′ of the recognition pattern forming region a is exposed. Form 64. Subsequently, impurities, for example, boron ions are ion-implanted in the resultant formed photoresist pattern 64 to record user data. At this time, impurities are implanted into a part of the exposed recognition pattern forming region.
여기에서 상기 붕소 이온은 메모리 셀의 선택된 트랜지스터 상에 형성된 층간절연층(62), 게이트(56) 및 게이트 산화막(54)을 통과하여 메모리 셀의 선택된 트랜지스터 채널에 주입된다.The boron ions are implanted into the selected transistor channel of the memory cell through the interlayer insulating layer 62, the gate 56 and the gate oxide layer 54 formed on the selected transistor of the memory cell.
제3c도는 인식 패턴(66)을 형성하는 단계를 도시한다. 상기 층간절연층(62) 및 상기 포토레지스트 패턴(64)을 식각 마스크로 사용하고 상기 제1 도전층(56')을 식각하여 소자형성 영역을 제외한 반도체 기판의 인식패턴형성영역에 요철 모양을 갖는 인식 패턴(66)을 형성한다. 이어서, 상기 포토레지스트 패턴(64)을 제거한다.3C illustrates the step of forming the recognition pattern 66. The interlayer insulating layer 62 and the photoresist pattern 64 are used as an etching mask, and the first conductive layer 56 'is etched to have an uneven shape in the recognition pattern forming region of the semiconductor substrate except for the device forming region. The recognition pattern 66 is formed. Next, the photoresist pattern 64 is removed.
여기에서, 상기 인식 패턴의 형성을 식각속도 차이에 의존하던 종래와는 달리, 식각 마스크를 이용하여 제1 도전층을 식각함으로써 수직단차를 1000Å 이상, 바람직하게는 3000∼5000Å으로 형성할 수 있다.Here, unlike the conventional method in which the formation of the recognition pattern depends on the difference in etching speed, the first step may be etched using an etching mask to form a vertical step of 1000 mW or more, preferably 3000 to 5000 mW.
제3d도는 도전층(68) 및 보호층(70)을 형성하는 단계를 나타낸다.3d illustrates forming a conductive layer 68 and a protective layer 70.
포토레지스트 패턴이 제거된 상기 결과물 상에 도전물을 증착한 후 패터닝하여 상기 인식 패턴(66) 상에 도전층(68)을 형성한다. 여기에서 상기 도전층(68)은 상기 인식 패턴(66)의 손실 또는 파괴를 방지하기 위하여 형성하며, 상기 도전층(68)은 소자 형성영역에서의 금속배선 형성공정과 동일한 공정에서 진행하는 것이 바람직하다. 이어서, 상기 결과물 상에, 예컨대 실리콘나이트라이드(SiN)등을 도포하여 보호층(60)을 형성한다. 이때, 상기 보호층(60)은 상기 인식패턴형성영역(a) 상부의 상기 금속층을 노출시키도록 형성하는 것이 바람직하다. 그러나 상기 실시예에 의해 형성된 인식패턴은 충분히 큰 수직단차를 가지므로 상기 인식패턴 상의 보호층(70)은 제거하지 않아도 무방하다.A conductive material is deposited on the resultant from which the photoresist pattern is removed, and then patterned to form a conductive layer 68 on the recognition pattern 66. In this case, the conductive layer 68 is formed to prevent the loss or destruction of the recognition pattern 66, and the conductive layer 68 is preferably performed in the same process as the metal wiring forming process in the element formation region. Do. Subsequently, for example, silicon nitride (SiN) or the like is coated on the resultant to form a protective layer 60. In this case, the protective layer 60 may be formed to expose the metal layer on the recognition pattern forming region (a). However, since the recognition pattern formed by the above embodiment has a sufficiently large vertical step, the protective layer 70 on the recognition pattern may not be removed.
본 발명의 상기 제2 실시예에 의하면, 게이트 도전층 형성시 인식패턴형성영역에 도전층을 남기고, 콘택홀 형성 공정시 인식패턴형성영역의 층간절연층을 식각하여 상기 도전층을 노출시키고 데이터 기록을 위한 사진공정 및 이온주입공정을 진행한 다음 노출된 인식패턴형성영역의 도전층을 식각한다. 따라서, 게이트 전극 형성후 상기 인식 패턴을 형성할 수 있으며, 도전층 식각 공정에 의해 인식패턴이 형성되므로 상기 제1 실시예와 마찬가지로 인식패턴의 수직단차를 크게 할 수 있다. 따라서, 육안으로의 칩 식별이 용이하다.According to the second embodiment of the present invention, the conductive layer is left in the recognition pattern forming region when forming the gate conductive layer, and the interlayer insulating layer of the recognition pattern forming region is etched during the contact hole forming process to expose the conductive layer and write data. After the photo process and the ion implantation process, the conductive layer of the exposed recognition pattern formation region is etched. Accordingly, the recognition pattern may be formed after the gate electrode is formed, and since the recognition pattern is formed by the conductive layer etching process, the vertical step of the recognition pattern may be increased as in the first embodiment. Therefore, chip identification with the naked eye is easy.
본 발명을 실시예를 들어 한정적으로 설명하였으나, 이에 한정되지 않고 본 발명의 사상의 범위 내에서 당해 분야의 통상의 지식을 가진자에 의해 본원 발명에 대한 각종 변형이 가능함은 자명하다.Although the present invention has been described in detail by way of examples, it should be understood that various modifications may be made to the present invention by one of ordinary skill in the art without being limited thereto.
Claims (7)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950012623A KR0165395B1 (en) | 1995-05-19 | 1995-05-19 | Mask rom |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950012623A KR0165395B1 (en) | 1995-05-19 | 1995-05-19 | Mask rom |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR0165395B1 true KR0165395B1 (en) | 1998-12-15 |
Family
ID=19414968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950012623A KR0165395B1 (en) | 1995-05-19 | 1995-05-19 | Mask rom |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0165395B1 (en) |
-
1995
- 1995-05-19 KR KR1019950012623A patent/KR0165395B1/en not_active IP Right Cessation
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