KR0164833B1

KR0164833B1 - 비동기통신모드 셀 분배장치

Info

Publication number: KR0164833B1
Application number: KR1019960010803A
Authority: KR
Inventors: 강우식
Original assignee: 김광호; 삼성전자주식회사
Priority date: 1996-04-10
Filing date: 1996-04-10
Publication date: 1999-02-01
Also published as: KR970072818A

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야

광대역 종합정보통신망

2. 발명이 해결하려고 하는 기술적 과제

ATM 방식 셀 분배장치를 제공함에 있다.

3. 발명의 해결방법의 요지

다수의 프로세서 링크가 접속되는 비동기 통신모드 스위치 망을 공유하는 셀 분배장치에 있어서, 상기 망에 접속하기 위한 스위칭 정합부와, 비트맵 및 셀 분배 프로그램을 저장하는 메모리와, 상기 셀 분배 프로그램에 따라 셀 분배를 위한 전반적인 동작을 총괄적으로 제어하는 중앙처리장치와, 들어온 셀로부터 가상 경로 식별자를 추출하고 그 가상 경로 식별자에 따라 상기 비트맵으로부터 대응되는 포트 데이타를 읽어 전송포트를 결정하는 가상 경로 식별자 추출부와, 들어온 셀 데이타를 일시적으로 저장함과 동시에 그 데이타가 유효한지 여부를 분석하며 상위 및 하위로 향하는 데이타들의 흐름을 완충하는 선입선출 메모리부와, 데이타의 흐름을 제어하고 상기 선입선출 메모리부의 셀 충만 상태에 따라 포트를 제어하는 제어로직부와, 하위 프로세서들과의 인터페이스를 위한 프로세서정합부로 구성됨을 특징으로 하는 장치.

4. 발명의 중요한 용도

비동기통신모드 셀 분배에 이용한다.

Description

비동기통신모드 셀 분배장치

제1도는 본 발명에 따른 셀 분배장치의 구성도.

제2도는 본 발명에 이용하는 셀의 형태 예시도.

제3도는 제1도중 VIP추출부의 구체 회로도.

제4도는 제1도를 부분적으로 구체화한 셀 분배 로직의 구성도.

제5도는 본 발명에 따른 프로세서계에서 스위치계로의 데이타 전송시의 동작 파형도.

제6도는 본 발명에 따른 스위치계에서 프로세서계로의 데이타 전송시의 동작 파형도.

* 도면의 주요부분에 대한 부호의 설명

101 : 스위치정합부 102 : 중앙처리장치(CPU)

103 : VPI추출부 104 : 메모리

105 : FIFO부 106 : 제어로직부

107 : 프로세서정합부 301∼306 : 디플립플롭

401∼407 : 선입선출메모리(FIFO) 408∼410 : 제1∼제3제어로직

본 발명은 광대역 종합정보통신망(Broadband Integrated Services Digital Network : 이하 B-ISDN이라 함.)에 있어서 셀(cell) 분배 장치에 관한 것으로, 특히 비동기통신모드(Asynchronous Transfer Mode : 이하 ATM이라 함.)방식에서 셀을 분배하는 장치에 관한 것이다.

일반적으로 ATM 교환시스템에서는 프로세서간 통신이 고속의 ATM스위치로써 이루어진다. 스위치 링크(link)가 많아지고 가입자 트래픽(traffic)도 많아짐에 따라, 이 늘어난 트래픽을 수용하기 위해 고성능 프로세서를 채용한 가입자 호(call) 프로세서도 많아지고 있다. 또한 각 프로세서의 특성에 따라 가입자 호 프로세서의 갯수를 늘이는 것도 검토되어지고 있는 추세이다.

한편, 스위치 링크 망은 155Mbps의 고속이므로 하나의 링크를 분배해서 사용하는 것이 바람직하다. 그리고 ATM 셀 분배장치의 한 링크가 몇개의 서브링크로 이루어지게 함으로써 호처리, 신호처리 및 테스트용 등의 링크로 활용할 수 있다.

그런데 한국전기통신공사에서 특허출원번호 제91-19438호로서 대한민국특허청에 출원하여 1995년 1월 27일자로 공고된 공고번호 제95-671호와, 상기와 동일한 출원인에 의해 특허출원번호 제91-19444호로서 출원되어 상기와 동일자로 공고된 공고번호 제95-672호에는 각각 ATM 방식에서의 셀 다중화 장치와 ATM 방식에서의 셀 역다중화 장치를 게시하고는 있지만 데이타 전송의 안정도가 낮고, 스위치와 프로세서 모듈(module)을 인터페이스하는데 복잡한 문제가 있었다.

따라서 본 발명의 목적은 데이타 전송의 안정도가 높고, 스위치와 프로세서 모듈을 인터페이스하는 데 용이한 ATM 방식 셀 분배장치를 제공함에 있다.

상기한 목적을 달성하기 위한 본 발명은 다수의 프로세서 링크가 접속되는 비동기 통신모드 스위치 망을 공유하는 셀 분배장치에 있어서, 상기 망에 접속하기 위한 스위칭 정합부와, 비트맵 및 셀 분배 프로그램을 저장하는 메모리와, 상기 셀 분배 프로그램에 따라 셀 분배를 위한 전반적인 동작을 총괄적으로 제어하는 중앙처리장치와, 들어온 셀로부터 가상 경로 식별자를 추출하고 그 가상 경로 식별자에 따라 상기 비트맵으로부터 대응되는 포트 데이타를 읽어 전송포트를 결정하는 가상 경로 식별자 추출부와, 들어온 셀 데이타를 일시적으로 저장함과 동시에 그 데이타가 유효한지 여부를 분석하며 상위 및 하위로 향하는 데이타들의 흐름을 완충하는 선입선출 메모리부와, 데이타의 흐름을 제어하고 상기 선입선출 메모리부의 셀 충만 상태에 따라 포트를 제어하는 제어로직부와, 하위 프로세서들과의 인터페이스를 위한 프로세서정합부로 구성됨을 특징으로 한다.

이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.

우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한한 동일한 부호를 가지도록 하고 있음에 유의하여야 한다. 또한 하기 설명에서는 구체적인 회로의 구성 소자등과 같은 많은 특정(特定) 사항들이 나타나고 있는데, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐 이러한 특정사항들 없이도 본 발명이 실시될 수 있음은 이 기술분야에서 통상의 지식을 가진자에게는 자명하다할 것이다. 그리고 본 발명을 설명함에 있어, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.

제1도는 본 발명에 따른 셀 분배장치의 구성도로서, 망에 접속하기 위한 스위칭 정합부(101)와, 비트맵(bit map) 및 셀분배 프로그램을 저장하는 메모리(104)와, 상기 셀분배 프로그램에 따라 셀 분배를 위한 전반적인 동작을 총괄적으로 제어하는 CPU(102)와, 들어온 셀로부터 VPI값을 추출하고 그 VPI값에 따라 상기 비트맵으로부터 대응되는 포트 데이타를 읽어 전송포트를 결정하는 VPI추출부(103)와, 들어온 셀 데이타를 일시적으로 저장함과 동시에 그 데이타가 유효(valid)한지 여부를 분석하며 상위 및 하위로 향하는 데이타들의 흐름을 완충하는 FIFO(105)와, 데이타의 흐름을 제어하고 상기 FIFO(105)의 셀 충만 상태에 따라 포트를 제어하는 제어로직부(106)와, 하위 프로세서들과의 인터페이스를 위한 프로세서정합부(107)로 구성된다.

제2도는 본 발명에 이용하는 셀의 형태를 나타낸 것으로, ATM에서는 실제 53바이트이나 1∼3바이트는 라우팅 어드레서(routing address)로서 사용을 하지 않고 4∼56번째까지의 데이타만을 사용한다.

제3도는 제1도중 VPI 추출을 위한 래치회로, 즉 VPI추출부 103의 구체 회로도로서, 참조번호 301∼306은 디플립플롭을 나타낸다. 참조부호 CE는 셀 입력을 나타낸다. 참조부호 OT는 최종적으로 추출한 VPI, 즉 디플립플롭 301에서 출력되는 VPI이다.

제4도는 제1도를 부분적으로 구체화한 셀 분배 로직의 구성도로서, FIFO(401)와, 스위치로부터 전달되는 데이타를 카운트하여 첫 셀이 유효한 셀인지 검사하고 유효하면 상기 FIFO(401)에 래치시키고, 프로세서로부터 전달되어 상기 FIFO(401)에 래치되어 있는 데이타를 상기 스위치로 전달하는 제1제어로직(408)과, CPU(102)의 제어를 받아 보드의 정상 여부를 판단하는 테스트용 FIFO(402)와, 데이타가 공통(common)으로 입력되는 포트 #1∼#N-1의 FIFO(403,---,404)와, 상기 포트 #1∼#N-1의 FIFO(403,---,404)에 각각 접속되는 FIFO(406,---,407)와, 상기 FIFO(403,---404)를 인에이블(enable)시키며, 상기 FIFO(401)의 빈 상태를 체크하여 데이타가 존재하면 그 데이타를 읽고 망측에서 제공된 다수 바이트중 에러 코딩을 위한 소정 갯수의 바이트를 제거한 나머지 바이트만 프로세서쪽으로 전송하며, 상기 나머지 바이트중 각각 소정 번째 바이트의 로우 니블과 하이 니블값을 읽어 비트맵 테이블에서 VPI값을 읽어와 전송할 포트를 결정하며 상기 FIFO(406)의 하프 플래그(half flag)를 체크하여 비었으면 데이타를 송신하고 차 있으면 대기하고, 소정의 제어를 받아 상기 FIFO(403,---,404)로부터 데이타를 읽는 제2제어로직(409)과, 상기 제2제어로직(409)에 접속되며, 프로세서간의 통신을 위해 VPI값등을 변경하고자 할 때 갱신(update)용으로 사용하는 FIFO(405)와, 상기 제2제어로직(409)에 의해 상기 FIFO(406)의 상태를 인식하고 상기 FIFO(406)로부터 데이타를 읽어 하위 프로세서로 전달하거나 상기 프로세서로부터 전달되는 데이타를 카운트하여 유효하면 상기 FIFO(406)로 하여금 FIFO(404)로 기록하게 하는 제3제어로직(410)으로 구성된다.

제5도는 본 발명에 따른 프로세서계에서 스위치계로의 데이타 전송시의 동작 파형도이고, 제6도는 본 발명에 따른 스위치계에서 프로세서계로의 데이타 전송시의 동작 파형도이다.

상기 제5도 및 제6도를 참조하여 상기 제4도에 도시된 셀 분배 로직의 동작을 구체적으로 설며하면 다음과 같다.

먼저, 다중 전송되어질 셀이 스위치계로부터 들어올 때의 동작에 대하여 설명한다. 제5도에 도시된 바와 같이 망에서 망클럭(MCLK)과 프레임 신호를 제공받아 그 신호에 동기된 셀의 카운트를 실시한다. 본 실시예에서는 63바이트로, 프레임 신호(MCS)가 로우이며 망클럭(MCLK)이 상승에지(rising edge)일 때 카운트는 ψ부터 63개의 카운팅을 시작하여 계속적으로 같은 라우팅(routing)을 행한다.

스위치측으로부터 데이타가 들어왔을 때 제2제어로직(409)은 첫 셀이 유효한 셀일 경우 FIFO(401)에 데이타를 래치시키게 된다. 이때 라이트인에이블신호(WRTEN)는 상기 망동기클럭(MCS)이 로우, 상기 망클럭(MCLK)이 상승에지일 때 하이상태로 되고 카운트(CNT)가 0부터 시작되는 경우 유효한 셀인 것으로 인식하고 액티브(active)되는 것이다. 라이트클럭(WRTCLK)은 망에서 제공하는 망클럭(MCLK)을 반전하여 사용한다.

만약 상기 FIFO(401)이 없다면 셀이 깨졌거나 잘못된 데이타가 전송되었을때 한 셀 전체를 버려야 한다. 그러므로 상기 FIFO(401)를 둠으로써 안정된 셀을 래치시킬 수 있다.

상기 제2제어로직(409)에서는 상기 FIFO(401)의 빈(empty) 상태를 체크하여 데이타가 존재하면 그 데이타를 읽어 간다. 상기 제2제어로직(403)에서는 망측에서 제공된 63바이트중 에러 코딩(error coding)을 위한 8바이트를 제거하고 56바이트만 프로세서쪽으로 전송한다. 또한 상기 제2제어로직(403)은 전술한 제3도에 도시한 바와 같은 쉬프트 레지스터를 이용하여 56번째중 4번째 바이트의 로우 니블(nibble)과 5번째 바이트의 하이 니블값을 읽어 비트맵 테이블(table)에서 VPI값을 읽어야 어느 포트로 전송할 것인지를 결정한다.

한편, 포트 #N의 FIFO(405)를 제외한 나머지 포트 #1∼#N-1의 FIFO(403,---,404)까지는 데이타가 공통(common)으로 물리며, 데이타 인에이블(enable)은 제2제어로직(409)에 의해 결정된다. 이때 상기 제2제어로직(409)은 FIFO(406)의 하프 플래그(half flag)를 체크하여 비었으면 데이타를 송신하고 차 있으면 대기한다. 상기 FIFO(406)를 통하여 데이타를 전달하고 제3제어로직(410)에게 데이타를 읽어갈 수 있는 상황임을 알려준다. 그러면 상기 제3제어로직(410)에서는 데이타를 수신하여 하위 프로세서에게 그 데이타를 전달하게 된다.

프로세서측에서 스위치측으로의 데이타 흐름에 대하여 설명하면 다음과 같다.

제3제어로직(410)에서 카운트를 계속하고 셀의 시작 바이트가 들어오면 먼저 56바이트인지 여부를 체크한다. 상기 체크결과 56바이트가 아니면 셀을 버리고, 맞으면 FIFO(406)로 하여금 데이타를 FIFO(404)로 기록하게 한다. 이 과정에서 1셀이 차고 상기 제2제어로직(409)으로 1셀을 썼다는 신호를 인가하면, 상기 제2제어로직(409)은 상기 FIFO(404)의 데이타를 읽어가게 된다. 그러나 만약 상기 FIFO(403)로부터 FIFO(404)까지의 FIFO중 첫번째 FIFO(403)에 데이타가 없다면 라운드 로빈(round robin)방식에 의해 다음 FIFO로 내려가 다른 프로세서로부터 온 데이타를 우선적으로 처리한다. 다시말해서, 프로세서별로 제공되는 데이타를 처리함에 있어 최상위 FIFO(403)가 우선권을 가지나 만약 데이타가 없는 경우에는 다음으로 그 우선권을 넘긴다. 왜냐하면 제2제어로직(409)의 데이타 포트는 하나이므로 만약 최상위 FIFO(404→406)를 통해 데이타가 연속해서 들어올 때에는 3번째까지 연속되는 셀은 허용하지만 다른 포트의 데이타 수신을 위해 순위를 돌린다. 이후 4번째 셀이 들어올 때도 그 카운트 값을 계속 변함없이 3개로 두고 다음 단계의 데이타 유무를 판단한다. 상기 판단결과 데이타가 없는 경우 다시 그 데이타를 읽고 카운트를 단위값 만큼 감소시킨다.

또한 상기 제2제어로직(409)에서는 스위치측과 데이타 셀 포멧을 맞추기 위해 CRC를 만들 수 있는 공간을 둠으로써 56바이트를 63바이트로 만든다.

FIFO(401)로 데이타를 기록하기 위해서는 이전 FIFO(404)의 하프 플래그를 체크한다. 1셀을 쓰고나서 제1제어로직(408)에게 데이타를 썼다는 것을 알려주고 이 신호를 상기 제1제어로직(408)에서 래치한다. 이는 상기 제1제어로직(408)이 FIFO(401)를 읽기전 또다시 FIFO(403)이 신호를 줄 수 있기 때문이다.

래치신호와 카운트값을 이용하여 제6도에 도시된 바와 같은 리드인에이블(RDEN)을 만들고 이 신호가 액티브된 동안 스위치 인터페이스계를 통하여 데이타가 송신된다.

상술한 바와 같은 본 발명은 ATM방식에서 셀을 다중화 분배시 안정되게 데이타를 전송할 수 있으며, 이러한 셀 분배장치를 통하여 스위치와 프로세서 모듈을 용이하게 인터페이스할 수 있는 장점이 있다.

한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도내에서 여러가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims

다수의 프로세서 링크가 접속되는 비동기 통신모드 스위치 망을 공유하는 셀 분배장치에 있어서, 상기 망에 접속하기 위한 스위칭 정합부와, 비트맵 및 셀 분배 프로그램을 저장하는 메모리와, 상기 셀 분배 프로그램에 따라 셀 분배를 위한 전반적인 동작을 총괄적으로 제어하는 중앙처리장치와, 들어온 셀로부터 가상 경로 식별자를 추출하고 그 가상 경로 식별자에 따라 상기 비트맵으로부터 대응되는 포트 데이타를 읽어 전송포트를 결정하는 가상 경로 식별자 추출부와, 들어온 셀 데이타를 일시적으로 저장함과 동시에 그 데이타가 유효한지 여부를 분석하며 상위 및 하위로 향하는 데이타들의 흐름을 완충하는 선입선출 메모리부와, 데이타의 흐름을 제어하고 상기 선입선출 메모리부의 셀 충만 상태에 따라 포트를 제어하는 제어로직부와, 하위 프로세서들과의 인터페이스를 위한 프로세서정합부로 구성됨을 특징으로 하는 장치.
다수의 프로세서 링크가 접속되는 비동기 통신모드 스위치 망을 공유하는 셀 분배장치에 있어서, 상기 망에 접속하기 위한 스위칭 정합부와, 비트맵 및 셀 분배 프로그램을 저장하는 메모리와, 상기 셀 분배 프로그램에 따라 셀 분배를 위한 전반적인 동작을 총괄적으로 제어하는 중앙처리장치와, 제1선입선출메모리와, 스위치로부터 전달되는 데이타를 카운트하여 첫 셀이 유효한 셀인지 검사하고 유효하면 상기 제1선입선출메모리에 래치시키고, 프로세서로부터 전달되어 상기 제1선입선출메모리에 래치되어 있는 데이타를 상기 스위치로 전달하는 제1제어로직과, 상기 제2제어로직에 의해 인에이블되며 데이타가 공통으로 입력되는 다수 포트의 제2선입선출메모리와, 상기 다수 포트의 제2선입선출메모리에 각각 접속되는 제3선입선출메모리와, 상기 제1선입선출메모리에 데이타가 존재하면 그 데이타를 읽어 에러 코딩을 하기 위한 소정 갯수의 바이트를 제거한 나머지 바이트만 선택하며, 상기 나머지 바이트중 각각 소정 번째 바이트의 로우 니블과 하이 니블값을 읽어 비트맵 테이블에서 브이피아이값을 추출하여 전송할 포트를 결정하고, 상기 제3선입선출메모리의 빈 상태를 체크하여 비었으면 데이타를 송신하며, 소정의 제어를 받아, 상기 프로세서에서 전달되어 상기 제3선입선출메모리를 통해 상기 제2선입선출메모리에 래치되어 있는 데이타를 읽어 상기 제1선입선출메모리에 전달하는 제2제어로직과, 상기 제2제어로직에 의해 상기 제3선입선출메모리의 상태를 인식하고 상기 제3선입선출메모리로부터 데이타를 읽어 하위 프로세서로 전달하는 제3제어로직으로 구성됨을 특징으로 하는 장치.
제2항에 있어서, 상기 제2로직에 접속되며, 상기 중앙처리장치의 제어를 받아 보드의 정상 여부를 판단하는 테스트용 제5선입선출메모리를 더 구비함을 특징으로 하는 장치.
제2항에 있어서, 상기 제1 및 제2로직 사이에 접속되며, 프로세서간의 통신을 위해 변경한 브이피아이 값을 저장하는 제4선입선출메모리를 더 구비함을 특징으로 하는 장치.