KR0164824B1 - Semiconductor memory device having address control signal generating circuit - Google Patents

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KR0164824B1 KR1019950029234A KR19950029234A KR0164824B1 KR 0164824 B1 KR0164824 B1 KR 0164824B1 KR 1019950029234 A KR1019950029234 A KR 1019950029234A KR 19950029234 A KR19950029234 A KR 19950029234A KR 0164824 B1 KR0164824 B1 KR 0164824B1
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Abstract

1. 청구 범위에 기재된 발명이 속한 기술분야:1. The technical field to which the invention described in the claims belongs:

본 발명은 어드레스 제어신호 발생회로를 구비한 반도체 메모리 장치에 관한 것이다.The present invention relates to a semiconductor memory device having an address control signal generation circuit.

2. 발명이 해결하려고 하는 기술적 과제:2. The technical problem the invention is trying to solve:

본 발명은 다수의 뱅크로 구성된 대용량의 메모리에서, 칩 사이즈의 증가를 최소화하고 파워의 소비도 최소화하는 어드레스 제어신호 발생회로를 제공한다.The present invention provides an address control signal generation circuit that minimizes an increase in chip size and minimizes power consumption in a large memory composed of a plurality of banks.

3. 발명의 해결방법의 요지3. Summary of Solution to Invention

본 발명은 칩의 내부 또는 외부에서 발생된 주기적인 신호에 동기되어 동작하며, 하나 이상의 X 어드레스 디코더와 하나 이상의 Y 어드레스 디코더를 포함하는 반도체 메모리 장치에 있어서, 상기 칩 외부의 X 어드레스 신호와 Y 어드레스 신호를 상기 주기적인 신호와 동기시켜 상기 칩 내부의 공통 어드레스 신호로 전환하는 하나의 공통 어드레스 버퍼회로와, 상기 공통 어드레스 버퍼에 바로 인접하게 배치되어 상기 공통 어드레스로부터 공통 프리디코드된 어드레스를 발생하는 공통 프리디코더 회로와, 상기 공통 프리디코드된 어드레스가 연결되는 상기 칩의 공통 어드레스 버스와, 상기 X 어드레스 디코더와 상기 Y 어드레스 디코더 각각에 붙어 있으면서 상기 공통 어드레스 버스의 상기 공통 프리디코드된 어드레스를 상기 칩내의 다수의 상기 X 어드레스 디코더 중 일부나 또는 다수의 상기 Y 어드레스 디코더중 일부에 선택적으로 입력시키기 위한 X 연결수단 및 Y 연결수단과, 상기 각 X 연결수단 및 Y 연결수단을 턴온 또는 턴오프시키는 X 제어신호와 Y 제어신호를 발생하는 X 제어신호 발생회로 및 Y 제어신호 발생회로를 포함한다.The present invention operates in synchronization with a periodic signal generated inside or outside a chip, and includes a semiconductor memory device including at least one X address decoder and at least one Y address decoder. A common address buffer circuit for converting a signal into a common address signal in the chip in synchronization with the periodic signal, and a common one disposed immediately adjacent to the common address buffer to generate a common predecoded address from the common address A pre-decoder circuit, a common address bus of the chip to which the common pre-decoded address is connected, and the common pre-decoded address of the common address bus attached to each of the X address decoder and the Y address decoder, Multiple of X X connecting means and Y connecting means for selectively inputting a part of the dress decoder or a part of the plurality of Y address decoders, X control signals and Y control for turning on or off the respective X connecting means and Y connecting means. An X control signal generating circuit and a Y control signal generating circuit for generating a signal are included.

4. 발명의 중요한 용도4. Important uses of the invention

본 발명은 반도체 메모리 장치에 적합하게 사용된다.The present invention is suitably used for a semiconductor memory device.

Description

어드레스 제어신호 발생회로를 구비한 반도체 메모리 장치Semiconductor memory device having address control signal generation circuit

제1a도는 종래기술에 따른 X 어드레스 제어신호 발생회로의 회로도.1A is a circuit diagram of an X address control signal generation circuit according to the prior art.

제1b도는 종래기술에 따른 Y 어드레스 제어신호 발생회로의 회로도.1B is a circuit diagram of a Y address control signal generation circuit according to the prior art.

제1c도는 제1a도와 제1b도의 제어신호 발생회로를 사용한 16개의 뱅크로 구성된 메모리의 구성도.FIG. 1C is a block diagram of a memory composed of 16 banks using the control signal generation circuits of FIGS. 1A and 1B.

제2a도는 본 발명에 따른 공통 어드레스 제어신호 발생회로의 회로도.2A is a circuit diagram of a common address control signal generation circuit according to the present invention.

제2b도는 제2a도의 제어신호 발생회로를 사용한 16개의 뱅크로 구성된 메모리의 구성도.FIG. 2B is a configuration diagram of a memory composed of 16 banks using the control signal generation circuit of FIG. 2A.

제2c도는 본 발명에 따른 실시예로서 어드레스 버퍼와 프리 디코더의 배치도.2c is a layout view of an address buffer and a free decoder as an embodiment according to the present invention;

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 칩 사이즈의 증가를 최소화하고 전력소모도 최소화하는 어드레스 제어신호 발생회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to an address control signal generation circuit which minimizes an increase in chip size and minimizes power consumption.

최근 메모리(Memory) 분야에서 고속화에 대한 요구가 증대되고 또한 단일 메모리 칩의 용량이 증대되면서 단일 메모리 칩을 다수개의 뱅크(Bank)로 나누어 처리하려는 경향이 있다. 특히, 로우 억세스(Row Access)로부터 최초 데이타(Data)가 출력될때까지 상당한 레이턴시(Latency)가 필연적인 다이나믹 램(Dynamic Random Access Memory)의 경우 메모리 안에 다수의 뱅크를 설치하면 한 뱅크의 로우 프리차아지(Precharge)로부터 로우 억세스 동작을 수행하는 동안 다른 뱅크의 데이타를 출력함에 의해 상기 레이턴시를 외부로부터 감출 수 있기 때문에 고속 다이나믹 램에서는 다수 뱅크가 필연적으로 요구된다.Recently, as the demand for high speed in the memory field increases and the capacity of a single memory chip increases, there is a tendency to divide and process a single memory chip into a plurality of banks. In particular, in the case of dynamic random access memory in which significant latency is inevitable until the first data is output from the low access, when a plurality of banks are installed in the memory, a low pre-cha of one bank In high-speed dynamic RAM, many banks are inevitably required because the latency can be hidden from the outside by outputting data of another bank while performing a low access operation from a precharge.

다수 뱅크를 갖는 메모리에서 뱅크의 수는 메모리 성능에 중요한 요소가 된다. 즉, 뱅크 수의 역수는 메모리 내의 동일 뱅크를 억세스할 확률이 되며, 메모리 내의 동일 뱅크를 연속적으로 억세스하게 되면 상기 레이턴시가 메모리 외부에 그대로 노출되므로, 뱅크수가 많을수록 그만큼 더 좋은 메모리 성능을 보장한다. 특히 단일 메모리의 용량이 증대되어 메모리 시스템(Memory System)이 한개 또는 다수개의 메모리로 구성될때, 모듈(Module)에서의 뱅크 동작이 어려워지므로 메모리 시스템의 고성능화를 위해서 다수 뱅크를 갖는 메모리가 필수적이다. 한편, 메모리 내에 다뱅크의 구성은 어드레스 패스(Address path)의 가격을 증가시킨다. 즉, 종래 기술에 의한 다뱅크 구성은, 메모리 내의 독립된 X와 Y 어드레스 버스(Address Bus)를 필요로 할 뿐만 아니라 각 뱅크별로 독립된 X와 Y 어드레스 프리디코더(Address Predecoder)를 요구하여 칩 사이즈(size)의 증대를 수반할 뿐만 아니라 파워의 소비도 증대시키는 문제점이 있다.In memory with multiple banks, the number of banks is an important factor in memory performance. In other words, the inverse of the number of banks is the probability of accessing the same bank in the memory, and successively accessing the same bank in the memory exposes the latency to the outside of the memory. Thus, the larger the number of banks, the better the memory performance. In particular, when the capacity of a single memory is increased and a memory system is composed of one or a plurality of memories, bank operation in a module becomes difficult. Therefore, a memory having multiple banks is essential for high performance of the memory system. On the other hand, the configuration of the multi-bank in the memory increases the price of the address path. That is, the multi-bank configuration according to the prior art requires not only an independent X and Y address bus in the memory, but also requires an independent X and Y address predecoder for each bank, thereby providing a chip size. In addition to the increase of), there is a problem of increasing the power consumption.

따라서, 다수의 뱅크를 갖는 메모리에서는 뱅크수의 증가에도 불구하고 칩 사이즈의 크기에는 영향을 주지않는 어드레스 패스에 대한 요구가 중요한 문제중의 하나가 된다. 제1a,1b,1c도는 종래 기술에 의해 칩의 내부 또는 외부에서 발생된 주기적인 신호 CLK에 동기되어 동작하는 다뱅크 메모리의 어드레스 패스를 구현한 예를 나타낸다. 먼저, 제1a도는 종래 기술에 따른 X 어드레스 패스를 나타낸다. 칩의 외부에서 공급되는 X 어드레스는 상기 신호 CLK가 논리로우(Low)인 동안 X 어드레스 버퍼(Address buffer)의 첫번째 래치(Latch) 8에 저장되었다가 상기 신호 CLK가 논리하이(high)로 전환되면 두번째 래치 14에 저장되어 X 어드레스 버스(Address Bus)에 실리게 된다. 그러면, 칩의 외부에서 공급되는 뱅크 어드레스(Bank Address)와 X 어드레스 스트로브 신호(X Address Strobe Signal) XAS로부터 결정되는 정보(Bank+XAS Inform)에 의해 칩 내의 N개의 뱅크 각각에 할당된 전송게이트중 한 뱅크를 위한 전송게이트만이 온(ON)되게 되어 X 어드레스 버스의 X 어드레스가 해당 뱅크를 위한 프리디코더(XP/D)에 전달되어 X 어드레스 디코더(X/D)를 통해 워드라인을 구동하게 된다. 이때 전송게이트의 출력은 래치 수단을 거쳐 Bank+Inform과 함께 낸드게이트를 통해 각 뱅크를 위한 XP/D에 전달되게 되는데, 이것은 동시에 두 뱅크에서 워드라인이 액티브(Active)되는 것을 방지하기 위함이다.Therefore, in a memory having a large number of banks, a demand for an address path that does not affect the size of a chip despite an increase in the number of banks is one of important problems. 1A, 1B, and 1C illustrate an example of implementing an address path of a multi-bank memory operating in synchronization with a periodic signal CLK generated inside or outside a chip according to the prior art. First, FIG. 1A shows an X address path according to the prior art. The X address supplied from the outside of the chip is stored in the first latch 8 of the X address buffer while the signal CLK is logic low, and then the signal CLK is turned to logic high. It is stored in the second latch 14 and loaded onto the X Address Bus. Then, among the transfer gates allocated to each of the N banks in the chip by the information Bank (Bank + XAS Inform) determined from a bank address and an X address strobe signal XAS supplied from the outside of the chip. Only the transfer gate for one bank is ON so that the X address of the X address bus is passed to the predecoder (XP / D) for that bank to drive the word line through the X address decoder (X / D). do. At this time, the output of the transfer gate is transferred to the XP / D for each bank through the NAND gate together with Bank + Inform through the latch means, to prevent the word line from being active at both banks at the same time.

제1b도는 종래 기술의 Y 어드레스 패스를 나타낸다. 칩의 외부에서 공급되는 Y 어드레스는 상기 신호 CLK가 논리로우상태 동안 Y 어드레스 버퍼의 첫번째 래치 6에 저장되었다가 상기 신호 CLK가 논리하이상태로 전환되면 두번째 래치 12에 저장되어 Y 어드레스 버스에 실리게 된다. 그러면, Y 어드레스 버스의 Y 어드레스는 칩의 외부에서 공급되는 뱅크 어드레스와 Y 어드레스 스트로브 신호 YAS로부터 결정되는 정보(Bank+YAS Inform)와 함께 칩내의 N개의 뱅크 각각에 할당된 프리디코더(YP/D)에 전달되게 된다. 이때, Bank+YAS Inform에 의해 칩의 외부에서 공급된 뱅크 어드레스와 일치하는 뱅크에 할당된 YD/D만이 프리디코드된 어드레스를 발생하게 되어 Y 어드레스 디코더(Y/D)를 통해 Y 선택라인(YSL)을 구동하게 된다.Figure 1b shows a prior art Y address path. The Y address supplied from the outside of the chip is stored in the first latch 6 of the Y address buffer while the signal CLK is in the logic low state, and is stored in the second latch 12 when the signal CLK is in the logic high state and loaded on the Y address bus. do. Then, the Y address of the Y address bus is a predecoder (YP / D) allocated to each of the N banks in the chip together with the bank address supplied from the outside of the chip and the information (Bank + YAS Inform) determined from the Y address strobe signal YAS. Will be delivered). At this time, only the YD / D allocated to the bank that matches the bank address supplied from the outside of the chip by Bank + YAS Inform generates the predecoded address, and thus the Y select line (YSL) through the Y address decoder (Y / D). ).

제1c도는 제1a도의 X어드레스 패스와 제1b도의 Y어드레스 패스를 사용하여 독립된 X 디코더와 Y 디코더를 갖는 16개의 뱅크로 구성된 메모리를 구성한 예이다. 제1c도에서 각 Li, i=0,1,...,15는 제1a도의 BXLi, i=0,1,...,15에 대응한다. 제1c도는 종래의 기술을 사용하여 다뱅크 메모리를 구성한 경우 칩의 중앙에 X와 Y어드레스를 각각의 어드레스 버스가 필요되며, 16개의 XP/D와 16개의 YP/D가 필요됨을 보여준다. 또한 Y 어드레스 패스에서 Y 어드레스 버스는 16개의 YP/D에 모두 연결되어 Y 어드레스 버스에 큰 로딩이 부가되며, 16개의 YP/D가 함께 동작하게 됨으로 파워 소비가 증대된다. 따라서, 종래의 기술을 사용하여 메모리 내에 다뱅크를 구성하게 되면 다음과 같은 단점들이 발생하게 된다. 첫째, 메모리 중앙층에 X와 Y어드레스 버스의 두개의 어드레스 버스가 필요된다. 둘째, 뱅크 수만큼의 XP/D와 YP/D가 필요된다. 셋째, Y 어드레스 패스를 구동할때 모든 뱅크의 YP/D가 동작하게 되어 파워의 소비를 증대시킨다. 마지막으로, Y 어드레스 버스의 로딩이 증대되는 문제점이 있다.FIG. 1C is an example of configuring a memory composed of 16 banks having independent X decoders and Y decoders using the X address path of FIG. 1A and the Y address path of FIG. 1B. In Fig. 1c, each of Li, i = 0, 1, ..., 15 corresponds to BXLi, i = 0, 1, ..., 15 in Fig. 1a. Figure 1c shows that when the multi-bank memory is constructed using the conventional technology, each address bus needs X and Y addresses in the center of the chip, and 16 XP / D and 16 YP / D are required. In addition, in the Y address path, the Y address bus is connected to all 16 YP / Ds, which adds large loading to the Y address bus, and the 16 YP / Ds work together to increase power consumption. Therefore, when the multi-bank is configured in the memory using the conventional technology, the following disadvantages occur. First, two address buses, the X and Y address buses, are needed in the memory middle layer. Second, as many banks as XP / D and YP / D are needed. Third, when driving the Y address path, the YP / D of all banks is operated to increase power consumption. Finally, there is a problem that the loading of the Y address bus is increased.

따라서, 본 발명의 목적은 다수의 뱅크로 구성된 대용량의 메모리에서, 칩 사이즈의 증가를 최소화하고 파워의 소비도 최소화하는 어드레스 제어신호 발생회로를 제공함에 있다.Accordingly, an object of the present invention is to provide an address control signal generation circuit which minimizes the increase in chip size and minimizes the power consumption in a large memory composed of a plurality of banks.

본 발명의 다른 목적은 어드레스 버퍼 뿐만 아니라 어드레스 프리디코더를 공통으로 사용하여 뱅크의 수에 관계없이 어드레스 버퍼, 어드레스 프리디코더, 그리고 어드레스 버스의 배선의 수를 일정하게 감소시킬 수 있는 어드레스 제어신호 발생회로를 제공함에 있다.Another object of the present invention is to use an address predecoder as well as an address buffer in common, so that the number of address buffers, address predecoder, and address bus wiring can be constantly reduced regardless of the number of banks. In providing.

상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 따르면, 칩의 내부 또는 외부에서 발생된 주기적인 신호에 동기되어 동작하며, 하나 이상의 X 어드레스 디코더와 하나 이상의 Y 어드레스 디코더를 포함하는 반도체 메모리 장치에 있어서, 상기 칩 외부의 X 어드레스 신호와 Y 어드레스 신호를 상기 주기적인 신호와 동기시켜 상기 칩 내부의 공통 어드레스 신호로 전환하는 하나의 공통 어드레스 버퍼회로와, 상기 공통 어드레스 버퍼에 바로 인접하게 배치되어 상기 공통 어드레스로부터 공통 프리디코드된 어드레스를 발생하는 공통 프리디코더 회로와, 상기 공통 프리디코드된 어드레스가 연결되는 상기 칩의 공통 어드레스 버스와, 상기 X 어드레스 디코더와 상기 Y 어드레스 디코더 각각에 붙어 있으면서 상기 공통 어드레스 버스의 상기 공통 프리디코드된 어드레스를 상기 칩내의 다수의 상기 X 어드레스 디코더중 일부나 또는 다수의 상기 Y 어드레스 디코더중 일부에 선택적으로 입력시키기 위한 X 연결수단 및 Y 연결수단과, 상기 각 X 연결수단 및 Y 연결수단을 턴온 또는 턴오프시키는 X 제어신호와 Y 제어신호를 발생하는 X 제어신호 발생회로 및 Y 제어신호 발생회로를 가지는 것을 특징으로 한다.According to the technical spirit of the present invention for achieving the above objects, the semiconductor memory device includes a one or more X address decoder and one or more Y address decoder, operating in synchronization with a periodic signal generated inside or outside the chip. A common address buffer circuit for converting an X address signal and a Y address signal outside the chip into a common address signal in the chip in synchronization with the periodic signal, and directly adjacent to the common address buffer; A common predecoder circuit for generating a common predecoded address from a common address, a common address bus of the chip to which the common predecoded address is connected, and the common address being attached to each of the X address decoder and the Y address decoder. Above common of bus X connecting means and Y connecting means for selectively inputting a pre-decoded address into a part of the plurality of X address decoders or a part of the plurality of Y address decoders in the chip, and each of the X connecting means and the Y connecting means. And an X control signal generating circuit and a Y control signal generating circuit for generating an X control signal and a Y control signal for turning on or off.

이하, 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명한다.Hereinafter, the detailed description of the preferred embodiments of the present invention will be described with reference to the accompanying drawings.

도면들중 동일한 구성요소 및 부분들을 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.It should be noted that the same components and parts in the drawings represent the same reference numerals wherever possible.

제2a, 2b, 2c도는 본 발명을 설명하기 위해 칩의 내부 또는 외부에서 발생된 CLK에 동기되어 동작하는 다뱅크 메모리의 어드레스 제어신호 발생회로를 구현한 예를 나타낸다. 먼저 제2a도는 본 발명에 의한 어드레스 제어신호 발생회로를 나타낸다. 칩의 외부에서 공급되는 X 또는 Y 어드레스는 CLK가 로우인 동안 공통 어드레스 버퍼의 첫번째 래치 1에 저장되었다가 CLK가 하이로 전환되면 두번째 래치 10에 저장됨과 동시에 공통 프리디코더(P/D)에 의해 프리디코드되어 공통 어드레스 버스에 실리게 된다. 그러면, 칩의 외부에서 공급되는 뱅크 어드레스와 XAS로부터 결정되는 정보(Bank+XAS Inform) 또는 뱅크 어드레스와 YAS로부터 결정되는 정보(Bank+YAS Inform)에 의해 칩 내의 N개의 뱅크 각각의 X 어드레스 패스와 Y 어드레스 패스에 할당된 2N개의 트랜스미션 게이트중 하나의 트랜스미션 게이트만이 ON되게 되어 공통 어드레스 버스의 프리디코드된 어드레스가 해당 뱅크의 X/D 또는 Y/D에 전달되게 된다.2A, 2B, and 2C illustrate an example of implementing an address control signal generation circuit of a multi-bank memory that operates in synchronization with CLK generated inside or outside a chip to explain the present invention. 2A shows an address control signal generation circuit according to the present invention. The X or Y address supplied from the outside of the chip is stored in the first latch 1 of the common address buffer while CLK is low, and is stored in the second latch 10 when CLK is turned high, and by the common predecoder (P / D). It is predecoded and loaded onto a common address bus. Then, the X address path of each of the N banks in the chip is determined by the bank address supplied from the outside of the chip and the information (Bank + XAS Inform) determined from the XAS or the bank address and the information (Bank + YAS Inform) determined from the YAS. Only one transmission gate of the 2N transmission gates assigned to the Y address path is turned on so that the predecoded address of the common address bus is transferred to the X / D or Y / D of the corresponding bank.

제2b도는 제2a도의 어드레스 제어신호 발생회로를 사용하여 독립된 X 디코더와 Y 디코더를 갖는 16개의 뱅크로 구성된 메모리를 구성한 예이다. 제2b도에서 각 Lj, j=0,1,...,15는 제2a도의 BXLj, j=0,1,...,15에 대응하며, 각 Li, i=0,1,...15는 제2a도의 BYLi, i=0,1,...,15에 대응한다. 제2b도는 본 발명의 기술을 사용하여 다뱅크 메모리를 구성한 경우 칩의 중앙에 하나의 공통 어드레스 버스만이 필요되며, 하나의 공통 어드레스 프리디코더만이 필요됨을 보여준다. 또한 어드레스 패스 모두에서 한 순간에 오직 하나만의 트랜스미션 게이트가 동작되므로 어드레스 버스의 로딩은 작아지게 되며, 오직 한개의 프리디코더가 동작됨으로 전력 소비도 감소하는 효과가 있다.FIG. 2B is an example of configuring a memory composed of 16 banks having independent X decoders and Y decoders using the address control signal generating circuit of FIG. 2A. In Fig. 2b, each of Lj, j = 0,1, ..., 15 corresponds to BXLj, j = 0,1, ..., 15 in Fig. 2a, and each of Li, i = 0,1, .. .15 corresponds to BYLi, i = 0,1, ..., 15 in FIG. 2a. Figure 2b shows that when a multi-bank memory is constructed using the technique of the present invention, only one common address bus is needed in the center of the chip, and only one common address predecoder is needed. In addition, since only one transmission gate is operated at any one time in the address path, the loading of the address bus is reduced, and only one predecoder is operated to reduce power consumption.

제2c도는 본 발명에 따른 어드레스 버퍼와 프리디코더의 배치예를 나타낸다. 이때, 프리디코더는 X 어드레스 패스에서 필요되는 프리디코드된 어드레스 신호와 Y 어드레스 패스에서 필요되는 프리디코드된 어드레스 신호를 모두 발생시켜야 한다. 즉, X 어드레스 패스에서는 어드레스 0부터 10까지의 정보가 필요되고 Y 어드레스 패스에서는 어드레스 0부터 8까지의 정보가 필요되며 어드레스 0부터 7까지의 프리디코드된 어드레스는 X와 Y 어드레스 패스에서 공통으로 사용되는 경우, P/D4과 P/D5를 별도로 두어 P/D0, P/D1, P/D2, P/D3, P/D5의 결과는 X 어드레스 패스의 BLXj의 입력단에 P/D0, P/D1, P/D2, P/D3, P/D4의 결과는 Y 어드레스 패스의 BLYi의 입력단에 연결시킬 수 있게 어드레스 패스를 구성할 수 있다.2C shows an example of arrangement of an address buffer and a predecoder according to the present invention. At this time, the predecoder must generate both the predecoded address signal required in the X address path and the predecoded address signal required in the Y address path. That is, information from addresses 0 through 10 is required in the X address path, information from addresses 0 through 8 is required in the Y address path, and predecoded addresses from addresses 0 through 7 are commonly used in the X and Y address paths. If P / D 4 and P / D 5 are set separately, the result of P / D 0 , P / D 1 , P / D 2 , P / D 3 , and P / D 5 is output to the BLXj input terminal of the X address path. The result of P / D 0 , P / D 1 , P / D 2 , P / D 3 , and P / D 4 can configure the address path to be connected to the input terminal of BLYi of the Y address path.

이상에서와 같이 본 발명의 기술을 사용하여 메모리내에 다뱅크를 구성하게 되면 종래의 기술을 사용한 경우에 비해 다음과 같은 장점을 지니게 된다. 첫째, X와 Y 어드레스 버퍼를 공유하게 되고, 칩의 중간층에 하나의 어드레스 버스만이 필요되며, 칩 전체에 하나의 프리디코더만이 필요되어 회로가 단순해진다. 둘째, 항상 단지 한개의 프리디코더만 동작하게 됨에 의한 파워 소비 감소, 어드레스 버퍼의 수를 줄임에 의한 스탠바이 전류의 감소, 그리고 어드레스 버스의 로딩이 줄게 됨에 의한 파워 감소 등 파워를 절약할 수 있게 되는 효과가 있다.As described above, configuring the multi-bank in the memory using the technique of the present invention has the following advantages over the case of using the conventional technique. First, the X and Y address buffers are shared, and only one address bus is needed in the middle layer of the chip, and only one predecoder is needed throughout the chip, which simplifies the circuit. Second, power savings such as reduced power consumption by operating only one predecoder at all times, reduced standby current by reducing the number of address buffers, and reduced power by reducing the loading of the address bus. There is.

상기한 본 발명은 도면을 중심으로 예를 들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.Although the present invention described above is limited to, for example, the drawings, the same will be apparent to those skilled in the art that various changes and modifications can be made without departing from the spirit of the present invention.

Claims (15)

칩의 내부 또는 외부에서 발생된 주기적인 신호에 동기되어 동작하며, 하나 이상의 X 어드레스 디코더와 하나 이상의 Y 어드레스 디코더를 포함하는 반도체 메모리 장치에 있어서, 상기 칩 외부의 X 어드레스 신호와 Y 어드레스 신호를 상기 주기적인 신호와 동기시켜 상기 칩 내부의 공통 어드레스 신호로 전환하는 하나의 공통 어드레스 버퍼회로와, 상기 공통 어드레스 버퍼에 바로 인접하게 배치되어 상기 공통 어드레스로부터 공통 프리디코드된 어드레스를 발생하는 공통 프리디코더 회로와, 상기 공통 프리디코드된 어드레스가 연결되는 상기 칩의 공통 어드레스 버스와, 상기 X 어드레스 디코더와 상기 Y 어드레스 디코더 각각에 붙어 있으면서 상기 공통 어드레스 버스의 상기 공통 프리디코드된 어드레스를 상기 칩내의 다수의 상기 X 어드레스 디코더 중 일부나 또는 다수의 상기 Y 어드레스 디코더중 일부에 선택적으로 입력시키기 위한 X 연결수단 및 Y 연결수단과, 상기 각 X 연결수단 및 Y 연결수단을 턴온 또는 턴오프시키는 X 제어신호와 Y 제어신호를 발생하는 X 제어신호 발생회로 및 Y 제어신호 발생회로를 구비함을 특징으로 하는 반도체 메모리 장치.A semiconductor memory device operating in synchronization with a periodic signal generated inside or outside a chip, the semiconductor memory device comprising one or more X address decoders and one or more Y address decoders, wherein the X address signal and the Y address signal outside the chip are read. A common address buffer circuit for switching to a common address signal in the chip in synchronization with a periodic signal, and a common predecoder circuit disposed immediately adjacent to the common address buffer to generate a common predecoded address from the common address A common address bus of the chip to which the common predecoded address is connected, and the common predecoded address of the common address bus attached to the X address decoder and the Y address decoder, respectively, X address D X connecting means and Y connecting means for selectively inputting a part of a coder or a part of the plurality of Y address decoders, and an X control signal and a Y control signal for turning on or off the respective X connecting means and Y connecting means. And a X control signal generation circuit and a Y control signal generation circuit for generating a semiconductor memory device. 제1항에 있어서, 상기 X 제어신호 발생회로가 상기 칩의 외부로부터 공급되는 X 외부제어신호를 이용하여 상기 X 제어신호를 발생함을 특징으로 하는 반도체 메모리 장치.The semiconductor memory device of claim 1, wherein the X control signal generation circuit generates the X control signal using an X external control signal supplied from the outside of the chip. 제2항에 있어서, 상기 X 외부제어신호가 X 어드레스 스트로우브 신호와 X 어드레스 디코더 선택 신호로 구성됨을 특징으로 하는 반도체 메모리 장치.The semiconductor memory device of claim 2, wherein the X external control signal comprises an X address strobe signal and an X address decoder selection signal. 제1항에 있어서, 상기 Y 제어신호 발생회로가 상기 칩의 외부로부터 공급되는 Y 외부제어신호를 이용하여 상기 Y 제어신호를 발생함을 특징으로 하는 반도체 메모리 장치.The semiconductor memory device of claim 1, wherein the Y control signal generation circuit generates the Y control signal using an Y external control signal supplied from the outside of the chip. 제4항에 있어서, 상기 Y 외부제어신호가 Y 어드레스 스트로우브 신호와 Y 어드레스 디코더 선택 신호로 구성됨을 특징으로 하는 반도체 메모리 장치.The semiconductor memory device of claim 4, wherein the Y external control signal comprises a Y address strobe signal and a Y address decoder selection signal. 제1항에 있어서, 상기 X 연결수단이 상기 X 제어신호에 의해 동작하며 상기 공통 프리디코드된 어드레스를 입력으로 받는 트랜스미션 게이트와 상기 트랜스미션 게이트의 출력을 입력으로 받는 첫번재 인버터와 상기 첫번째 인버터의 출력을 입력으로 받으며 출력은 상기 첫번째 인버터의 입력에 연결되는 두번째 인버터와 상기 첫번째 인버터의 출력과 상기 X 제어신호를 입력으로 받으며 출력은 상기 X 어드레스 디코더에 연결되는 낸드게이트로 구성함을 특징으로 하는 반도체 메모리 장치.2. The output of the first inverter and the first inverter according to claim 1, wherein the X connection means is operated by the X control signal and receives the common predecoded address as an input and an output of the transmission gate as an input. Is received as an input, and the output receives the second inverter connected to the input of the first inverter, the output of the first inverter and the X control signal as inputs, and the output comprises a NAND gate connected to the X address decoder. Memory device. 제1항에 있어서, 상기 연결수단이 상기 Y 제어신호에 의해 동작하며 상기 공통 프리디코드된 어드레스를 입력으로 받는 트랜스미션 게이트와 상기 트랜스미션 게이트의 출력을 입력으로 받는 첫번재 인버터와 상기 첫번째 인버터의 출력을 입력으로 받으며 출력은 상기 첫번째 인버터의 입력에 연결되는 두번째 인버터와 상기 첫번째 인버터의 출력과 상기 Y 제어신호를 입력으로 받으며 출력은 상기 어드레스 디코더에 연결되는 낸드게이트로 구성함을 특징으로 하는 반도체 메모리 장치.The first inverter of claim 1, wherein the connection unit is operated by the Y control signal and receives the first and second inverters receiving the common predecoded address as an input and an output of the transmission gate. And a second inverter connected to an input of the first inverter, an output of the first inverter and the Y control signal as an input, and an output of the semiconductor memory device comprising a NAND gate connected to the address decoder. . 칩의 내부 또는 외부에서 발생된 주기적인 신호에 동기되어 동작하며 다수의 뱅크로 구성되며, 상기 각 뱅크별로 독립된 X 어드레스 디코더를 포함하는 반도체 메모리 장치에 있어서, 상기 칩 외부의 X 어드레스 신호를 상기 주기적인 신호와 동기시켜 상기 칩 내부의 X 어드레스 신호로 전환하는 X 어드레스 버퍼회로와 상기 칩 내부의 X 어드레스 신호로부터 상기 다수의 뱅크에 공통으로 사용되는 X 프리디코드된 어드레스를 발생하는 X 프리디코더 회로와, 상기 X 프리디코드된 어드레스가 연결되는 상기 칩의 X 어드레스 버스와, 독립된 상기 X 어드레스 디코더 각각에 붙어 있으면서 상기 X 어드레스 버스의 상기 X 프리디코드된 어드레스를 상기 칩내의 다수의 상기 X 어드레스 디코더중 하나에만 선택적으로 입력시키기 위한 연결수단과, 상기 연결수단을 턴온 또는 턴오프시키는 제어신호를 발생하는 제어신호 발생회로를 구비함을 특징으로 하는 반도체 메모리 장치.A semiconductor memory device which operates in synchronization with a periodic signal generated inside or outside of a chip and includes a plurality of banks, and includes an independent X address decoder for each of the banks, wherein the period of receiving the X address signal outside the chip is the period. An X address buffer circuit for converting into an X address signal in the chip in synchronism with a conventional signal, and an X predecoder circuit for generating an X predecoded address commonly used in the plurality of banks from an X address signal in the chip; An X address bus of the chip to which the X predecoded address is connected, and an X predecoded address of the X address bus attached to each of the independent X address decoders to one of the plurality of X address decoders in the chip. Connection means for selectively inputting only the number of connections To turn on or off to generate a control signal for the control signal generating semiconductor memory device, it characterized in that the circuit includes a. 제8항에 있어서, 상기 제어신호 발생회로가 상기 칩의 외부로부터 공급되는 외부제어신호를 이용하여 상기 제어신호를 발생함을 특징으로 하는 반도체 메모리 장치.The semiconductor memory device of claim 8, wherein the control signal generation circuit generates the control signal using an external control signal supplied from the outside of the chip. 제9항에 있어서, 상기 외부제어신호가 X 어드레스 스트로우브 신호와 뱅크 어드레스 신호로 구성됨을 특징으로 하는 반도체 메모리 장치.The semiconductor memory device of claim 9, wherein the external control signal comprises an X address strobe signal and a bank address signal. 제8항에 있어서, 상기 연결수단이 상기 제어신호에 의해 동작하며 상기 X 프리디코드된 어드레스를 입력으로 받는 트랜스미션 게이트와 상기 트랜스미션 게이트의 출력을 입력으로 받는 첫번재 인버터와 상기 첫번째 인버터의 출력을 입력으로 받으며 출력은 상기 첫번째 인버터의 입력에 연결되는 두번째 인버터와 상기 첫번째 인버터의 출력과 상기 제어신호를 입력으로 받으며 출력은 상기 X 어드레스 디코더에 연결되는 낸드게이트로 구성함을 특징으로 하는 반도체 메모리 장치.9. The method of claim 8, wherein the connection means is operated by the control signal and inputs a transmission gate that receives the X predecoded address as an input and a first inverter that receives an output of the transmission gate and an output of the first inverter. And an output is configured to receive a second inverter connected to an input of the first inverter, an output of the first inverter, and a control signal as an input, and an output of the NAND gate connected to the X address decoder. 칩의 내부 또는 외부에서 발생된 주기적인 신호에 동기되어 동작하며 다수의 뱅크로 구성되며, 상기 각 뱅크별로 독립된 Y 어드레스 디코더를 포함하는 반도체 메모리 장치에 있어서, 상기 칩 외부의 Y 어드레스 신호를 상기 주기적인 신호와 동기시켜 상기 칩 내부의 Y 어드레스 신호로 전환하는 Y 어드레스 버퍼회로와 상기 칩 내부의 Y 어드레스 신호로부터 Y 프리디코드된 어드레스를 발생하는 Y 프리디코더 회로와, 상기 Y 프리디코드된 어드레스가 연결되는 상기 칩의 Y 어드레스 버스와, 상기 Y 어드레스 디코더 각각에 붙어 있으면서 상기 Y 어드레스 버스의 상기 Y 프리디코드된 어드레스를 상기 칩내의 다수의 상기 Y 어드레스 디코더중 하나에만 선택적으로 입력시키기 위한 연결수단과, 상기 연결수단을 턴온 또는 턴오프시키는 제어신호를 발생하는 제어신호 발생회로를 구비함을 특징으로 하는 반도체 메모리 장치.A semiconductor memory device which operates in synchronization with a periodic signal generated inside or outside of a chip and includes a plurality of banks, the Y memory having an independent Y address decoder for each bank, wherein the period of the Y address signal outside the chip is measured. A Y address buffer circuit for switching to a Y address signal in the chip in synchronization with a conventional signal, a Y predecoder circuit for generating a Y predecoded address from a Y address signal in the chip, and the Y predecoded address. Connecting means for selectively inputting the Y address bus of the chip and the Y predecoded address of the Y address bus attached to each of the Y address decoders to only one of the plurality of Y address decoders in the chip; Generating a control signal for turning on or off the connecting means; And a control signal generating circuit. 제12항에 있어서, 상기 제어신호 발생회로가 상기 칩의 외부로부터 공급되는 외부제어신호를 이용하여 상기 제어신호를 발생함을 특징으로 하는 반도체 메모리 장치.The semiconductor memory device of claim 12, wherein the control signal generation circuit generates the control signal using an external control signal supplied from the outside of the chip. 제13항에 있어서, 상기 외부제어신호가 Y 어드레스 스트로우브 신호와 뱅크 어드레스 신호로 구성됨을 특징으로 하는 반도체 메모리 장치.The semiconductor memory device of claim 13, wherein the external control signal includes a Y address strobe signal and a bank address signal. 제12항에 있어서, 상기 연결수단이 상기 제어신호에 의해 동작하며 상기 Y 프리디코드된 어드레스를 입력으로 받는 트랜스미션 게이트와 상기 트랜스미션 게이트의 출력을 입력으로 받는 첫번재 인버터와 상기 첫번째 인버터의 출력을 입력으로 받으며 출력은 상기 첫번째 인버터의 입력에 연결되는 두번째 인버터와 상기 첫번째 인버터의 출력과 상기 제어신호를 입력으로 받으며 출력은 상기 Y 어드레스 디코더에 연결되는 낸드게이트로 구성함을 특징으로 하는 반도체 메모리 장치.13. The apparatus of claim 12, wherein the connection means is operated by the control signal and inputs a transmission gate that receives the Y predecoded address as an input and a first inverter that receives an output of the transmission gate and an output of the first inverter. And an output is configured to receive a second inverter connected to an input of the first inverter, an output of the first inverter, and a control signal as an input, and the output is a NAND gate connected to the Y address decoder.
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