KR0158720B1 - Fifo circuit for atm cell transmitting - Google Patents

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Abstract

본 발명은 컴퓨터 통신등의 데이타 전송 수단중 피포회로와 관련된 것으로서, 종래의 이러한 피포회로는 고정된 데이타 크기인 에이티엠 셀 등을 전송하기에 적합치 않았기 때문에 이러한 에이티엠 셀의 데이타를 피포수단으로 전송할 때에 데이타의 손실이 생기는 등의 데이타 전송에 신뢰성을 갖기가 어려운 것이었다.The present invention relates to a covered circuit among data transmission means such as computer communication. Since the conventional covered circuit is not suitable for transmitting an AMT cell having a fixed data size, the ATM cell data is transmitted to the captured means. It was difficult to be reliable for data transmission such as data loss at the time.

본 발명은 종래의 이러한 문제점을 개선할 수 있도록 시스템에서 제공되는 피포의 리드(FRd) 및 라이트(FWr) 출력측에 연결되어져서 이들의 리드 및 라이트의 횟수를 제각기 계산하기 위한 리드카운터부(11) 및 라이트카운터부(12)와, 이 리드 및 라이트카운터(11,12)부의 출력에서 이어져서 리드 및 라이트의 카운터 출력이 일치하는가를 비교하는 비교부(13)와, 이 비교부(13)의 출력과 리드 및 라이트카운터부(12)의 WRTC*,RDTD*의 출력에서 이어져서 에이티엠 셀의 바이트 크기의 피포신호를 생성하는 피엘디로직부(14)와의 관련 구성으로 이뤄져 있는 피포회로를 제공하는데 있다.The present invention is connected to the lead (FRd) and the light (FWr) output side of the cover provided in the system so as to improve such a conventional problem, the lead counter unit 11 for calculating the number of the leads and the light respectively And a comparator 13 for comparing the light counter unit 12 with the outputs of the leads and the light counters 11 and 12, and comparing the counter outputs of the leads and the lights, and the comparator 13 Provides a covered circuit consisting of the PDL logic unit 14 which is connected to the output and the outputs of the WRTC * and RDTD * of the lead and light counter unit 12 to generate the byte sized signal of the AT cell. It is.

Description

에이티엠 셀 전송의 피포회로Cover circuit of ATM cell transmission

첨부된 도면은 본 발명의 실시예 회로도이다.The accompanying drawings are exemplary circuit diagrams of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 피포회로 11 : 리드카운터부1: covered circuit 11: lead counter part

12 : 라이트카운터부 13 : 비교부12: light counter unit 13: comparison unit

14 : 피엘디로직부14: PDL Logic Department

본 발명은 컴퓨터 통신의 데이타 전송 수단 중 고정된 크기의 에이티엠 셀(ATM Cell) 단위의 데이타 전송 수단과 관련 된 것으로서, 이는 특히 여러번에 걸쳐 데이타를 전송할 경우 통신 등의 에러가 있더라도 데이타 셀의 배열이 흐트러지지 않고 신뢰성 있는 데이타 통신이 이뤄질 수 있도록 한 에이티엠 셀(ATM Cell)전송의 피포(FIFO)회로에 관한 것이다.The present invention relates to a data transmission unit of a fixed size ATM cell unit among the data transmission means of computer communication, which is an arrangement of data cells even if there is an error such as communication, especially when data is transmitted several times The present invention relates to a FIFO circuit of ATM cell transmission that enables reliable and uninterrupted data communication.

컴퓨터 통신망을 이용하여 데이타를 전송하는 수단에는 피포(FIFO;First In First Out)가 알려져 있으며, 이러한 피포수단은 데이타를 바이트단위를 취급하여 고속전송하는 형태이다.FIFO (First In First Out) is known as a means for transmitting data using a computer communication network, and this means for capturing data is a form of high-speed transmission by handling a byte unit.

이러한 피포에서 4개의 피포를 구성한다면 하나의 워드(32비트)단위로 데이타를 다룰 수 있다.In this case, if four packets are configured, data can be handled in units of one word (32 bits).

그리고, 이러한 피포수단에서는 소정 데이타를 전송할 때 피포의 출력중 EF(Empty Flag)* 나 FF(Full Flag)*를 사용하며 이 때 EF*가 디스어블일 때 리드(독취)가 가능하고, FF*가 디스어블일 때는 라이트(기입)이 가능한 것이다.In the case of transmitting the predetermined data, EF (Empty Flag) * or FF (Full Flag) * is used during transmission of the data, and when the EF * is disabling, it is possible to read (read) the FF *. Is disabled, write (write) is possible.

그러나, 이러한 종래의 기술에서는 고정된 크기의 에이티엠셀을 피포로 보낼 때에 다음과 같은 문제를 피하기 어려운 것이었다.However, in the prior art, it is difficult to avoid the following problem when sending a fixed size ATM cell.

즉, 피포의 EF* 와 FF*를 그대로 사용하여 셀 단위의 에이티엠 데이타를 전송할 때는 일예로, 8비트 피포 4개를 구성하여 32비트 피포를 만들면, 하나의 워드(32비트)만 기입되어져도 EF*가 디스어블되고, 이어서 그 데이타를 독취하여 시스템 버스로 전송되어 지기 때문에 완전한 셀이 아닌 데이타가 전송되어 짐에 따른 오류 발생의 확률이 큰 것이며, 한편으로는 셀 중간에 이상이 생길 경우 그 데이타는 쓸모없는 데이타로 남아있게 되는 불리한 현상도 배제하기 어려운 것이었다.In other words, when transmitting ATM data in units of cells using EF * and FF * of Phipo as an example, if a 8-bit Phipo is configured to make a 32-bit Phi Phi, only one word (32 bit) may be written. Since EF * is disabling, and then the data is read and transferred to the system bus, there is a high probability of error as data is transferred rather than a complete cell. On the other hand, if an error occurs in the middle of the cell, The data was difficult to rule out, even if it was a disadvantage that would remain useless data.

또, 512바이트의 피포구성시에는 실제의 에이티엠셀이 53바이트이지만 32비트 단위의 셀이므로, 56바이트의 단위로 에이티엠의 데이타가 기입되어져 버리기 때문에 56바이트의 배수인 504바이트가 채워지고 난 이후에는 더 이상의 데이타를 기입하면 그 데이타는 잃어버리게 되는 것이고, 이 과정에서 피포의 출력을 그대로 사용하면 504바이트가 되더라도 FF*가 발생하지 않기 때문에 기입동작이 발생되어 결국 데이터를 잃어버리는 문제점을 피하기 어려운 것이었다.In the case of the 512-byte packet formation, since the actual ATM cell is 53 bytes but is a 32-bit unit, ATM data is written in 56-byte units, so 504 bytes, which is a multiple of 56 bytes, are filled. After that, if more data is written, the data will be lost. In this process, if the output of Pappo is used as it is, FF * does not occur even if it is 504 bytes, thus avoiding the problem of writing operation and eventually losing data. It was difficult.

본 발명의 목적은 종래의 이러한 문제점을 개선할 수 있도록 상기 피포 출력신호를 외부에서 에이티엠 셀의 바이트 단위의 크기에 적합한 신호를 생성하여 제공할 수 있도록 함으로써 이러한 데이타 전송 효율을 향상시키면서도 신뢰성있는 에이티엠 셀 전송의 피포회로를 제공하는데 있는 것이다.An object of the present invention is to improve the data transmission efficiency and improve the data transmission efficiency by providing a signal suitable for the size of the byte unit of the ATM cell from the outside to improve this conventional problem The purpose of the present invention is to provide a circuit for transmitting TEM cells.

본 발명은 특히 상기예의 목적을 실현할 수 있도록 시스템에서 제공되는 피포의 리드 및 라이트 출력단에는 이들에 연결되어져서 고정된 크기를 갖는 에이티엠 셀 단위의 데이타를 셀 단위로 전송하기 위한 피포신호를 생성하는 피포회로를 그 특징으로 하는 것이다.The present invention particularly provides a lead signal for transmitting the data of the ATM cell unit having a fixed size connected to them in the lead and write output stages provided in the system so as to realize the object of the above example. It is characterized by a covered circuit.

본 발명의 또다른 특징은 상기 피포회로는 에이티엠셀의 바이트단위 크기에 일치할 수 있도록 리드 및 라이트의 횟수를 각기 계산하는 리드 및 라이트카운터와, 이들 카운터의 출력을 비교하는 비교기 및, 이 비교기의 출력으로부터 에이티엠셀의 바이트 크기를 생성하는 피엘디로직과의 관련 구성으로 이뤄져 있는 에이티엠셀 전송의 피포회로(1)에 있는 것이다.According to another aspect of the present invention, the covered circuit includes a read and a light counter that calculates the number of reads and writes so as to match the byte size of the ATM cell, a comparator comparing the outputs of these counters, and the comparator. It is in the amplification circuit (1) of the ATM cell transmission, which is composed of a related configuration with PDL logic that generates the byte size of the ATM cell from the output of.

이하에서 이를 첨부된 도면과 함께 좀더 구체적으로 설명하여 봄으로써 본 발명의 보다 상세한 특징들이 이해될 수 있을 것이다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.

즉, 첨부된 도면은 본 발명에 의한 피포회로(1)를 나타내었다.That is, the accompanying drawings show the covered circuit 1 according to the present invention.

여기서는 시스템에서 제공되는 피포의 리드(FRd) 및 라이트(FWr)출력측에 연결되어져서 이들의 리드 및 라이트의 횟수를 제각기 계산하기 위한 리드카운터부(11) 및 라이트카운터부(12)와, 이 리드 및 라이트카운터(11,12)부의 출력에서 이어져서 리드 및 라이트의 카운터 출력이 일치하는가를 비교하는 비교부(13)와, 이 비교부(13)의 출력과 리드 및 라이트카운터부(12)의 WRTC*,RDTD*의 출력에서 이어져서 에이티엠 셀의 바이트 크기의 피포신호를 생성하는 피엘디로직부(14)와의 관련 구성으로 이뤄져 있다.Here, the lead counter part 11 and the light counter part 12, which are connected to the lead FRd and the light FWr output side of the cover provided by the system, for calculating the number of the leads and the light, respectively, And a comparator 13 which compares the output of the light counters 11 and 12 and compares the counter outputs of the leads and the lights, and the outputs of the comparator 13 and the leads and light counters 12. It consists of a related configuration with the PDL logic unit 14, which is connected to the output of the WRTC *, RDTD * and generates the byte size of the signal of the AT cell.

또, 상기 피포회로(1)의 리드카운터부(11)는 제 1, 2 카운터(11a,11b)로 이뤄져 있고, 라이트카운터부(12)는 제 3, 4 카운터(12a,12b)로 이뤄져 있으며, 비교부(13)는 4비트 비교용 IC, 피엘디로직부(14)는 프로그램 가능한 로직 디바이스용 피엘디 IC로 이뤄져 있다.In addition, the lead counter unit 11 of the covered circuit 1 is composed of first and second counters 11a and 11b, and the light counter unit 12 is composed of third and fourth counters 12a and 12b. The comparator 13 is a 4-bit comparison IC, and the PDL logic 14 is a programmable PDL IC for logic devices.

이러한 구성의 본 발명은 그 작용 및 효과가 다음과 같다.The present invention of such a configuration is as follows.

즉, 본 발명에 의한 피포회로(1)는 첨부된 도면과 같이 전체의 피포 크기가 512바이트라 하고, 53바이트의 워드단위 배수인 56바이트가 차면 EF*가 디스어블되어야 하며, 504바이트가 찰 때는 FF*신호가 이네블되어져야 한다. 그러므로, 본 발명은 우선 시스템에서의 리드나 또는 라이트의 횟수를 각기 리드카운터부(11) 및 라이트카운터에서 계수한 후 실제의 EF*나 FF*를 발생시킬 수 있도록 리드카운터부(11)와 라이트카운터부(12)의 출력값을 비교기로 비교한다.That is, the covered circuit 1 according to the present invention has an overall size of 512 bytes as shown in the accompanying drawings, and when 56 bytes, which are multiples of 53 bytes of words, are filled with EF *, 504 bytes are filled. The FF * signal should be enabled. Therefore, in the present invention, the number of leads or lights in the system is first counted by the lead counter 11 and the light counter, respectively, and then the lead counter 11 and the light can be generated to generate the actual EF * or FF *. The output value of the counter part 12 is compared with a comparator.

이때, 리드카운터부(11)와 라이트카운터부(12)의 제 1, 3카운터(11a,12a)는 14워드마다 TC 출력을 발생시키고, 제 2, 3 카운터는 56바이트의 숫자데이타를 출력한다.At this time, the first and third counters 11a and 12a of the lead counter unit 11 and the light counter unit 12 generate TC outputs every 14 words, and the second and third counters output 56 bytes of numeric data. .

그리고, 비교기부(13)의 입력측은 제 2, 4카운터의 출력이 제공되어져서 이들의 출력이 같을 때는 피엘디측으로 OA=B 신호를 출력하고, 피엘디에서는 처음 초기 상태에는 EF*신호를 이네블시키다가 A=B가 아니면 EF*를 디스어블시키고 A=B이면 EF*를 이네블시키는 것이다.On the input side of the comparator 13, the outputs of the second and fourth counters are provided, and when the outputs are the same, the OA = B signal is output to the PDL side. If A = B, then disable EF *. If A = B, enable EF *.

또, 라이트카운터부(12)가 9이면 WRTC*가 발생되고, 다시 처음부터 계수가 진행되는 것이며, 리드카운터부(11)가 라이트카운터부(12) 보다 먼저 증가할 수는 없기 때문에 WRTC* 의 횟수와 RDTC*의 합이 짝수인 상태에서 A=B이면 피엘디에서 EF*를 이네블시키게 되는 것이고, WRTC*의 횟수와 RDTC*의 횟수의 합이 홀수일 때는 WRTC*의 횟수가 하나 앞서가는 경우이므로 이경우에 A=B이면 FF*를 이네블시키게 되는 것이다.If the light counter 12 is 9, WRTC * is generated, and counting proceeds again from the beginning, and since the lead counter 11 cannot increase before the light counter 12, If A = B with the sum of the number of times and the number of RDTC * is even, PDI enables EF * .If the sum of the number of WRTC * and the number of RDTC * is odd, the number of WRTC * goes one step ahead. In this case, if A = B, FF * is enabled.

이러한 본 발명은 에이티엠 셀 53바이트의 워드단위 배수인 56바이트씩 데이타를 처리할 수 있기 때문에 한 셀이 차지 않으면 EF*신호가 디스어블 되지 않고 한 셀이 차야 리드가 가능하게 되는 것이고, FF*신호도 56바이트 단위로 발생하기 때문에 피포의 마지막 부분에 셀의 일부가 쓰여지게 되는 현상도 없게 되는 것이며, 결과적으로는 에이티엠 셀을 나누어서 전송하게 되는 일이 없게 되는 것이기 때문에 데이타의 손실도 적극적으로 배제할 수 있는 것이어서 이러한 시스템에서 데이타 전송의 신뢰성을 양호히 확보할 수 있는 유익한 특징이 있는 것이다.Since the present invention can process data by 56 bytes, which is a word unit multiple of 53 bytes of AMT cells, when one cell is not occupied, the EF * signal is not disabled and only one cell can be read. Since the signal is also generated in units of 56 bytes, a part of the cell is not written at the end of the packet, and as a result, the ATM cell is not divided and transmitted, thereby actively losing data. It can be excluded, which is a beneficial feature to ensure a reliable data transmission in such a system.

Claims (2)

피포에 의한 데이타 전송 시스템에 있어서, 상기 데이타 전송을 위한 데이타는 고정된 크기를 갖는 에이티엠 셀 단위의 데이타이면서 이 데이타를 셀 단위로 전송하기 위한 피포신호를 생성하는 피포회로(1)가 시스템에 구비되어져 있는 구성을 특징으로 하는 에이티엠 셀 전송을 위한 피포회로.In a data transmission system according to a packet, the data for data transmission is data of an ATM cell unit having a fixed size and a signal circuit 1 for generating a signal for transmitting the data in a cell unit is provided in the system. A covered circuit for transmitting an ATM cell, characterized in that the configuration provided. 제1항에 있어서, 상기 피포회로(1)는 시스템에 제공되는 피포의 리드(FRd) 및 라이트(FWr) 출력측에 연결되어져서 이들의 리드 및 라이트의 횟수를 제각기 계산하기 위한 리드카운터부(11) 및 라이트카운터부(12)와, 이 리드 및 라이트카운터(11,12)부의 출력에서 이어져서 리드 및 라이트의 카운터 출력이 일치하는가를 비교하는 비교부(13)와, 이 비교부(13)의 출력과 리드 및 라이트카운터부(12)의 WRTC*,RDTC*의 출력에서 이어져서 에이티엠 셀의 바이트 크기의 피포신호를 생성하는 피엘디로직부(14)와의 관련 구성으로 이뤄져 있는 것을 특징으로 하는 에이티엠 셀 전송을 위한 피포회로.2. The lead counter unit (11) according to claim 1, wherein the wrap circuit (1) is connected to the leads (FRd) and the lights (FWr) output side of the wrapper provided in the system so as to calculate the number of the leads and the lights respectively. And the comparator 13 for comparing the counter of the lead and the light outputs from the outputs of the leads and the light counters 11 and 12, and the comparator 13 and the comparator 13 And the output of the WRTC * and RDTC * of the lead and light counter unit 12, and a related configuration with the PDL logic unit 14 generating the byte size of the signal of the AT cell. A covered circuit for transmitting AMT cell.
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