KR0158002B1 - Semiconductor memory device having dummy digit lines - Google Patents

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KR0158002B1 KR1019940019171A KR19940019171A KR0158002B1 KR 0158002 B1 KR0158002 B1 KR 0158002B1 KR 1019940019171 A KR1019940019171 A KR 1019940019171A KR 19940019171 A KR19940019171 A KR 19940019171A KR 0158002 B1 KR0158002 B1 KR 0158002B1
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다께시 후꾸다
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가네꼬 히사시
닛본덴기 가부시끼가이샤
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Abstract

비디오 메모리와 같은 반도체 메모리 장치가 기술된다. 비디오 메모리는 복수의 디지트 선의 제1 쌍과 복수의 디지트 선의 복수의 제2 쌍을 갖는 제1 메모리 셀 배열 플레이트, 제1 배열 플레이트의 한측을 따라 배열되고 디지트 선의 제1 쌍을 위해 제공되는 복수의 제1 감지 증폭기, 제1 배열 플레이트의 반대측을 따라 배열되고 디지트 선의 제2 쌍을 위해 제공되는 복수의 제2 감지 증폭기, 디지트 선의 복수의 제3 쌍을 갖는 제2 메모리 셀 배열 플레이트, 및 디지트 선의 제3 쌍을 위해 제공된 복수의 제3 감지 증폭기를 포함한다. 제1과 제2 셀 배열 플레이트가 서로 수가 동일한 디지트 선의 쌍을 갖도록 의사 디지트 선의 복수의 쌍은 제2 메모리 셀 배열 플레이트에 더 제공된다.BACKGROUND Semiconductor memory devices such as video memories are described. The video memory includes a first memory cell array plate having a first pair of digit lines and a plurality of second pairs of digit lines, a plurality of digits arranged along one side of the first array plate and provided for the first pair of digit lines A first sense amplifier, a plurality of second sense amplifiers arranged along the opposite side of the first array plate and provided for a second pair of digit lines, a second memory cell array plate having a plurality of third pairs of digit lines, and a digit line A plurality of third sense amplifiers provided for the third pair. The plurality of pairs of pseudo digit lines are further provided in the second memory cell arrangement plate such that the first and second cell arrangement plates have pairs of digit lines equal in number to each other.

Description

의사 디지트 선을 갖는 반도체 메모리 장치Semiconductor Memory Device With Pseudo Digit Line

제1도는 본 발명의 실시예에 따른 반도체 메모리 장치의 개략적인 전체 평면도.1 is a schematic overall plan view of a semiconductor memory device according to an embodiment of the present invention.

제2도는 제1도에 도시된 반도체 메모리 장치의 점선(A)로 둘러싸인 부분을 도시한 회로도.FIG. 2 is a circuit diagram showing a portion surrounded by a dotted line A of the semiconductor memory device shown in FIG.

제3도는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 개략적인 전체 평면도.3 is a schematic overall plan view of a semiconductor memory device according to another embodiment of the present invention.

제4도는 제3도에 도시된 반도체 메모리 장치의 점선(B)로 둘러싸인 부분을 도시한 회로도.FIG. 4 is a circuit diagram showing a portion surrounded by a dotted line B of the semiconductor memory device shown in FIG.

제5도는 종래의 반도체 메모리 회로의 특정 회로 구성의 부분을 도시한 회로도.5 is a circuit diagram showing a part of a specific circuit configuration of a conventional semiconductor memory circuit.

제6도는 종래의 반도체 메모리 회로를 도시한 개략적인 전체 평면도.6 is a schematic overall plan view showing a conventional semiconductor memory circuit.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1, 4 : 보조 회로 2, 20, 201 : VRAM1, 4: auxiliary circuits 2, 20, 201: VRAM

3 : 플레이트 6 : 디지트 선 쌍3: Plate 6: Digit Line Pair

7 : 의사 디지트 선 쌍 50, 60 : 셀 어레이 부분7: pseudo digit line pair 50, 60: cell array portion

본 발명은 반도체 메모리 장치에 관한 것으로, 더 상세하게는 직렬 데이타 판독/기입 동작을 실행하기 위한 직렬 데이타 전송 회로를 갖는 비디오 메모리 장치에 관한 것이다.TECHNICAL FIELD The present invention relates to a semiconductor memory device, and more particularly, to a video memory device having a serial data transfer circuit for performing a serial data read / write operation.

반도체 메모리 장치는 복수의 메모리 셀을 갖는 메모리 셀 어레이, 어드레스 정보에 응답하여 1개 또는 그 이상의 메모리 셀을 선택하기 위한 어드레스 버퍼/디코더 회로, 및 데이타를 선택된 메모리 셀로부터 또는 셀로 판독 또는 기입하기 위한 데이타 판독/기입 회로를 일반적으로 포함한다. 메모리 장치의 응용 분야는 점점 더 확산되고 있다. 예를 들어, 이러한 메모리 장치가 개발되었고 비디오 메모리(이후에 VRAM이라고 함)와 같은 비디오 신호 프로세싱 분야에 실제로 사용되고 있다. VRAM은 범용 메모리 장치의 회로 구성에 부가하여, 선택된 메모리 셀로부터, 그리고 선택된 메모리 셀로 데이타를 직렬로 판독 및 기입하기 위한 보조 회로를 포함한다. 보조 회로는 메모리 셀 어레이에서 메모리 셀 간에 데이타를 전송하는 기능을 더 갖는다.A semiconductor memory device includes a memory cell array having a plurality of memory cells, an address buffer / decoder circuit for selecting one or more memory cells in response to address information, and a read or write data for or from the selected memory cell. Data read / write circuits are generally included. Applications of memory devices are becoming increasingly widespread. For example, such memory devices have been developed and are actually used in the field of video signal processing, such as video memory (hereinafter referred to as VRAM). The VRAM includes, in addition to the circuit configuration of a general-purpose memory device, auxiliary circuits for reading and writing data in series from and to a selected memory cell. The auxiliary circuit further has a function of transferring data between the memory cells in the memory cell array.

제5도를 참조하여, 종래 기술에 따른 VRAM은 2개의 메모리 셀 어레이 부분(50과 60)과 그 사이에 제공된 보조 회로(1)을 포함한다. 각각의 어레이 부분(50과 60)은 M개의 워드 선(WL1 내지 WLm), N개의 쌍의 비트 선{(BLb1, BLt1) 내지 (BLbn, BLtn)} 및 워드와 디지트 선의 교차부에 배치된 메모리셀(MC)을 포함한다. 각각의 메모리 셀(MC)는 소위 하나의 트랜지스터 DRAM 셀로 되어 있고 하나의 트랜지스터와 하나의 캐패시터로 구성된다. 각각의 메모리 셀 어레이 부분에 포함된 다른 것은 디지트 선 쌍 중의 연관된 쌍에 각각 결합된 N개의 감지 증폭기(SA1 내지 SAn)와, 선충전 신호(PD)에 응답하여 선(VH) 상에 기준 전압으로 연관된 비트 선 쌍을 선충전하는 N개의 선충전 회로(PT)이다. 기준 전압은 1/2 Vcc로 설계 된다.Referring to FIG. 5, the VRAM according to the prior art includes two memory cell array portions 50 and 60 and an auxiliary circuit 1 provided therebetween. Each array portion 50 and 60 has M word lines WL1 to WLm, N pairs of bit lines {BLb 1 , BLt 1 to (BLb n , BLt n )} and the intersection of the word and digit lines. It includes a memory cell MC disposed in. Each memory cell MC consists of a so-called one transistor DRAM cell and consists of one transistor and one capacitor. Other included in each memory cell array portion are N sense amplifiers SA1 to SAn, each coupled to an associated pair of digit line pairs, and a reference voltage on line VH in response to precharge signal PD. N precharge circuits (PT) that precharge the associated bit line pairs. The reference voltage is designed to 1/2 Vcc.

보조 회로(1)은 도시된 것처럼 접속된 복수의 전송 게이트(SWL과 SWH)과 복수의 데이타 레지스터(DR1 내지 DRn)을 포함한다. 전송 게이트(SWL)은 제1 제어 신호(DTL)에 의해 전도 또는 비전도성이 되고 게이트(SWH)는 제2 제어 신호(DTH)에 의해 제어된다. 도시되지는 않았지만, 보조 회로(1)은 데이타 레지스터(DR1)의 각각에 직렬 데이타 전송을 실행하도록 데이타 레지스터(DR1) 중의 연관된 하나에 각각 결합된 복수의 쉬프트 단을 갖는 쉬프트 레지스터를 더 포함한다.The auxiliary circuit 1 includes a plurality of transfer gates SWL and SWH and a plurality of data registers DR1 to DRn connected as shown. The transfer gate SWL is conductive or non-conductive by the first control signal DTL and the gate SWH is controlled by the second control signal DTH. Although not shown, the auxiliary circuit 1 further includes a shift register having a plurality of shift stages each coupled to an associated one of the data registers DR1 to perform serial data transfer to each of the data registers DR1.

이렇게 구성된 VRAM에서, 셀 어레이 부분(50 또는 60)이 어드레스 신호(도시되지 않음)의 세트에 의해 설계될 때, 제어 신호(DTL 또는 DTH)는 전송 게이트(SWL 또는 SWH)의 각각이 전도성이 있도록 하기 위해 활성된다. 그러므로, 데이타 판독 동작에서, 선택된 메모리 셀(MC)에 저장된 데이타는 데이타 레지스터(DR)에서 임시로 래치되고 그 다음에 직렬로 외부로 출력된다. 반대로, 데이타 기입 동작에서, 외부로부터 직렬로 입력되고 데이타 레지스터(DR)에 래치되는 기입될 데이타가 전송되고 그 다음에 선택된 메모리 셀(MS)에 저장된다. 더우기, 부분(50)에서 메모리 셀(MC)에 저장된 데이타는 회로(1)를 통해 부분(60)에서 선택된 메모리 셀(MC)로 전송될 수 있고 그 반대도 가능하다.In the VRAM thus configured, when the cell array portion 50 or 60 is designed by a set of address signals (not shown), the control signal DTL or DTH is such that each of the transfer gates SWL or SWH is conductive. To be activated. Therefore, in the data read operation, the data stored in the selected memory cell MC is temporarily latched in the data register DR and then output to the outside in series. In contrast, in the data write operation, data to be written which is serially input from outside and latched in the data register DR is transferred and then stored in the selected memory cell MS. Moreover, the data stored in the memory cell MC in the part 50 can be transferred via the circuit 1 to the memory cell MC selected in the part 60 and vice versa.

최근 몇 년동안에, 메모리 셀의 소형화가 증가되고 있으므로, 인접 디지트 선 간의 거리 즉, 디지트 선의 피치는 눈에 띄게 작아졌다. 반대로, 각각의 감지 증폭기(SA)와 데이타 레지스터(DR)은 수개의 트랜지스터를 요구하고 이에 따라 비교적 큰 면적을 차지하게 되었다. 이런 이유 때문에, 제5도에 도시된 VRAM의 용량보다 큰 메모리 용량을 갖는 VRAM이 셀 어레이 부분(50과 60)에 따라 있고 그 사이에 있는 선에서 요구되는 수의 모든 감지 증폭기(SA)와 데이타 레지스터(DR)를 어레이 하는 것은 불가능하다.In recent years, as the miniaturization of memory cells has increased, the distance between adjacent digit lines, that is, the pitch of digit lines, has become noticeably smaller. In contrast, each sense amplifier SA and data register DR require several transistors and thus occupy a relatively large area. For this reason, there is a VRAM having a memory capacity larger than that of the VRAM shown in FIG. 5 along the cell array portions 50 and 60, and the required number of all sense amplifiers SA and data in the line between them. It is not possible to array the registers DR.

그러므로, 한쌍의 감지 증폭기와 데이타 레지스터는 예를 들어, 제6도에 도시된 것처럼, 디지트 선 쌍의 배치 피치의 2배의 피치로 배치되는 것이 요구된다. 더 상세하게, 각각의 메모리 셀 어레이 부분 또는 플레이트(3-2와 3-3) 양측 모두에, 디지트 선 쌍 피치의 2배 피치로 배치된 복수의 감지 증폭기(SA)를 갖는 보조 회로(4-1 내지 4-3)이 제공되어 있다. 디지트 선(6)의 인접 쌍의 각각의 관련된 것들은 상부측 감지 증폭기(SA) 중의 연관된 것들에 접속되고 각각의 다른 것들은 하부측 감지 증폭기(SA)중의 연관된 것들에 접속된다. 각각의 보조 회로(4) 내에 제공된 다른 것은 감지 증폭기(SA)에 상응하는 데이타 레지스터(DR)이다. 다른 메모리 플레이트에 배치된 메모리 셀 간의 데이타 전송을 실행하기 위해서, 각각 복수의 워드 선과 메모리 셀(도시되지 않음) 뿐만 아니라 복수의 디지트 선 쌍(6)을 갖는 2개의 부가적인 메모리 셀 어레이 플레이트(3-1과 3-4)가 더 제공된다. 셀 어레이 플레이트(3-1과 3-4)가 보조 회로(4-1과 4-3)에만 각각 속하기 때문에, 각각의 셀 어레이 플레이트(3-1와 3-4)에 제공된 디지트 선 쌍(6)의 수가 각각의 다른 셀 어레이 플레이트(3-2와 3-3)에 제공되는 디지트 선 쌍(6)의 반이 된다는 것을 이해할 수 있다.Therefore, a pair of sense amplifiers and data registers are required to be arranged at a pitch twice the placement pitch of the pair of digit lines, for example, as shown in FIG. More specifically, the auxiliary circuit (4-) having a plurality of sense amplifiers SA disposed at each of the memory cell array portions or both plates 3-2 and 3-3 at a pitch twice the pitch of the digit line pairs. 1 to 4-3) are provided. Each related one of the adjacent pair of digit lines 6 is connected to the associated ones of the upper side sense amplifier SA and each other one is connected to the associated ones of the lower side sense amplifier SA. Another provided in each auxiliary circuit 4 is a data register DR corresponding to the sense amplifier SA. In order to perform data transfer between memory cells arranged in different memory plates, two additional memory cell array plates 3 each having a plurality of word lines and memory cells (not shown) as well as a plurality of digit line pairs 6. -1 and 3-4) are further provided. Since the cell array plates 3-1 and 3-4 belong only to the auxiliary circuits 4-1 and 4-3, respectively, the pair of digit wires provided in the respective cell array plates 3-1 and 3-4 ( It can be appreciated that the number of 6) is half of the pair of digit lines 6 provided on each of the other cell array plates 3-2 and 3-3.

제6도로부터 분명한 것처럼, 결과적으로 각각의 플레이트(3-1과 3-4)에서 인접 디지트 선 쌍 간의 거리는 각각의 플레이트(3-2와 3-3)에서 인접 디지트 선 쌍간의 거리와 다르다. 바꾸어 말하면, 플레이트(3-1과 3-4)에서 디지트 선의 표유 캐패시턴스(stray capacitance)는 플레이트(3-2와 3-3)에서 디지트 선의 표유 캐패시턴스와 다르다. 이런 이유 때문에, 데이타 판독과 기입 시간 주기 뿐만 아니라 디지트 선 선충전 시간 주기에서 각각의 플레이트(3-1과 3-4)와 각각의 플레이트(3-2과 3-3)간의 차이가 발생하는 것을 피할수 없다. 따라서 기능장애가 발생할 수 있다.As is apparent from FIG. 6, the result is that the distance between adjacent digit line pairs in each plate 3-1 and 3-4 is different from the distance between adjacent digit line pairs in each plate 3-2 and 3-3. In other words, the stray capacitance of the digit lines in the plates 3-1 and 3-4 is different from the stray capacitance of the digit lines in the plates 3-2 and 3-3. For this reason, the difference between each plate 3-1 and 3-4 and each plate 3-2 and 3-3 occurs not only in the data read and write time period but also in the digit pre-charge time period. can not avoid. Therefore, dysfunction may occur.

그러므로 본 발명의 목적은 다른 메모리 셀 어레이 플레이트 간의 데이타 전송을 위한 보조 회로를 갖는 개선된 메모리 장치를 제공하는 것이다. 본 발명의 다른 목적은 모든 디지트 선 쌍의 표유 캐패시턴스가 거의 서로 일치하게 되는 VRAM을 제공하는 것이다.It is therefore an object of the present invention to provide an improved memory device having auxiliary circuits for data transfer between different memory cell array plates. It is another object of the present invention to provide a VRAM in which the stray capacitances of all digit line pairs are approximately equal to each other.

본 발명에 따른 반도체 메모리 회로는 종단 부분의 디지트 선의 수가 종단 부분의 것들 이외의 부분에 놓여진 플레이트에서와 동일한 수 디지트 선을 갖도록 하기 위해 복수 쌍의 의사 디지트 선(dummy digit line)이 많은 수의 메모리 셀 어레이 플레이트 중에서 종단 부분에 놓인 플레이트에 제공된다는 특징이 있다.In the semiconductor memory circuit according to the present invention, a plurality of pairs of pseudo digit lines have a large number of memories so that the number of digit lines in the termination portion has the same number of digit lines as in a plate placed in a portion other than those in the termination portion. The cell array plate is characterized in that it is provided in the plate placed in the end portion.

본 발명의 상기 및 다른 목적, 특징, 및 이점은 동일 소자에 동일 참조 부호가 병기된 첨부 도면을 참조하여 기술된 이하의 상세한 설명에 의해 본 분야의 숙련된 기술자들에게 분명하게 인지될 수 있다.The above and other objects, features, and advantages of the present invention can be clearly appreciated by those skilled in the art by the following detailed description described with reference to the accompanying drawings in which like reference numerals are given in the same elements.

제1도를 참조하여, 본 발명의 실시예에 따른 VRAM(20)은 4개의 메모리 셀 어레이 플레이트(3-1 내지 3-4)와 제6도에 도시된 VRAM(2)와 유사하게 도면에 도시된 것처럼 배치된 3개의 보조 회로부(4-1 내지 4-3)을 포함한다. 그러나, 제1도와 제6도간의 비교에서 나타난 것처럼, 본 실시예에 따른 VRAM(20)은 다음의 2개의 점에서 VRAM(2)와 다르다.Referring to FIG. 1, the VRAM 20 according to the embodiment of the present invention is similar to the four memory cell array plates 3-1 to 3-4 and the VRAM 2 shown in FIG. It includes three auxiliary circuit parts 4-1 to 4-3 arranged as shown. However, as shown in the comparison between FIG. 1 and FIG. 6, the VRAM 20 according to the present embodiment differs from the VRAM 2 in the following two points.

첫째로, 각각의 셀 플레이트(3-1과 3-2)에서의 각각의 디지트 선 쌍은 셀 플레이트(3-2 또는 3-3)의 상응하는 디지트 선 쌍(6)에 따라 나란히 배열된 제1도에 참조 번호(6)에 의해 도시된 것처럼 좌측 또는 우측으로 쉬프트된다. 둘째로, 각각의 셀 플레이트(3-1과 3-4)에 의사 디지트 선 쌍(7)이 제공된다. 각각의 의사 디지트 선 쌍(7)은 상응하는 셀 플레이트(3-2 또는 3-3)의 디지트 선 쌍(6)에 따라 배열된다.Firstly, each digit line pair in each cell plate 3-1 and 3-2 is arranged side by side according to the corresponding digit line pair 6 of cell plate 3-2 or 3-3. It is shifted left or right as shown by reference numeral 6 in FIG. 1. Secondly, a pseudo digit line pair 7 is provided in each cell plate 3-1 and 3-4. Each pseudo digit line pair 7 is arranged according to the digit line pair 6 of the corresponding cell plate 3-2 or 3-3.

이렇게 구성된 VRAM(20)에서, 모든 셀 플레이트(3-1 내지 3-4)는 서로 수가 동일한 디지트 선 쌍을 등가적으로 갖는다. 더우기, 인접 디지트 선 쌍간의 거리는 또한 모든 셀 플레이트(3-1 내지 3-4)에서 서로 같도록 된다. 모든 디지트 선 쌍(6, 6'와 7)의 표유 캐패시턴스는 서로 사실상 일치하게 된다.In the VRAM 20 thus constructed, all the cell plates 3-1 to 3-4 have equivalent digit line pairs equal in number to each other. Moreover, the distance between adjacent digit line pairs is also equal to each other in all cell plates 3-1 to 3-4. The stray capacitances of all digit line pairs 6, 6 ', and 7 are substantially coincident with each other.

제2도를 참조하여, 각각의 의사 디지트 선 쌍(7)은 참과 보수 의사 디지트 선(DBLt와 DBLb)로 구성된다. 각 의사 디지트 선(DBL)이 데이타 판독/기입 동작에 관련되지 않더라도, 셀 플레이트(3-1 내지 3-4)간의 회로 구성을 더 체계화하고 각각의 디지트 선 쌍의 표유 캐패시턴스가 복수의 서로가 일치되게 하기 위해서, 복수의 의사 메모리 셀, DMC는 워드와 의사 디지트 선(WL과 DBL)의 교차부에 제공되고 배치된다. 더우기, 선충전 전위 선(VHL)은 거기에 Vcc/2의 기준 레벨 공급하도록 의사 디지트 선(DBL)에 공통 접속된다. 나머지 회로 구성은 제5도에 도시된 것과 사실상 같고 공지된 것이므로, 그것에 대한 설명은 생략될 것이다.Referring to FIG. 2, each pseudo digit line pair 7 consists of true and complement pseudo digit lines DBLt and DBLb. Although each pseudo digit line DBL is not related to the data read / write operation, the circuit configuration between the cell plates 3-1 to 3-4 is further organized, and the stray capacitance of each digit line pair coincides with each other. To achieve this, a plurality of pseudo memory cells, DMC, are provided and arranged at the intersection of the word and pseudo digit lines WL and DBL. Furthermore, the precharge potential line VHL is commonly connected to the pseudo digit line DBL to supply a reference level of Vcc / 2 thereto. Since the remaining circuit configuration is substantially the same as that shown in FIG. 5 and is known, a description thereof will be omitted.

데이타 레지스터(DR1 내지 DRn)으로 메모리 셀(MC)에 있는 데이타를 전송하는데 있어서, 데이타는 데이타 전송 신호(DTH)에 의해 개방되는 데이타 전송 스위치(SWH)의 동작을 통해, 상부 또는 하부측(H 또는 L)의 위치가 감지 증폭기(SA1H 내지 SAnH)에 의해 안정화되는 디지트 선(BLb1 내지 BLbn과 BLt1 내지 BLtn)를 경유하여 데이타 레지스터(DR1 내지 DRn)에 기입된다.In transferring data in the memory cell MC to the data registers DR1 through DRn, the data is transferred to the upper or lower side H through the operation of the data transfer switch SWH opened by the data transfer signal DTH. Or the position of L) is written to the data registers DR1 to DRn via the digit lines BLb1 to BLbn and BLt1 to BLtn stabilized by the sense amplifiers SA1H to SAnH.

이런 경우에, 하부측 회로는 데이타 전송 스위치(SWL)의 신호 선(DTL)에 의해 폐쇄된다. 반대로, 데이타가 하부측상의 신호 선(DRL)의 개방에 의해 데이타 레지스터(DR1 내지 DRn)에 기입될때, 신호 선(DTH)는 폐쇄를 유지한다.In this case, the lower circuit is closed by the signal line DTL of the data transfer switch SWL. In contrast, when data is written to the data registers DR1 to DRn by opening the signal line DRL on the lower side, the signal line DTH remains closed.

상기 기술된 것처럼, 본 실시예에서 의사 디지트 선은 종단 부분에 놓여진 메모리 셀 어레이 플레이트내에 형성되고, 종단 부분에서 디지트 선 쌍은 중앙 부분에서 디지트 선 쌍의 구조적 조건과 동일한 구조적 조건으로 주어지므로, 디지트 선 쌍의 행간의 캐패시티는 대규모화된 보조 회로를 갖는 VRAM에 대해서도 어디서나 같게 된다. 따라서, 데이타의 판독 또는 기입시 기능장애는 막을 수 있다. 더우기, 디지트 선 쌍이 선충전 신호에 응답하여 단락 회로가 되고 Vcc/2 레벨로 선충전되는 Vcc/2 선충전 모드의 메모리 장치에서, 의사 디지트 선 쌍의 전위는 본 실시예에서 Vcc/2의 레벨로 고정된다. 그러므로, 의사 선 쌍과 비의사 디지트 선 쌍간의 행 간 캐패시티는 2개의 정상 디지트 선 쌍간의 행간 캐패시티와 사실상 같고, 거의 모든 디지트 선 쌍이 행간 캐패시티에 관한한 거의 같은 조건하에 있게 된다.As described above, in this embodiment, the pseudo digit line is formed in the memory cell array plate placed at the end portion, and the digit line pair at the end portion is given the same structural condition as the structural condition of the digit line pair at the center portion. The capacity between the lines of a line pair is the same everywhere, even for a VRAM with a large auxiliary circuit. Thus, malfunctions in reading or writing data can be prevented. Furthermore, in the memory device of the Vcc / 2 precharge mode in which the digit line pair is short-circuited in response to the precharge signal and precharged to the Vcc / 2 level, the potential of the pseudo digit line pair is at the level of Vcc / 2 in this embodiment. Is fixed. Therefore, the interline capacity between the pseudo line pair and the non- pseudo digit line pair is substantially the same as the interline capacity between two normal digit line pairs, and almost all digit line pairs are under almost the same conditions as to the interline capacity.

제3도와 제4도를 참조하여, 이에 대한 더 이상의 설명을 생략하기 위해 제1도와 제2도에 도시된 것들과 동일한 소자들이 동일한 참조 번호로 표시된 본 발명의 다른 실시예에 따른 VRAM(201)이 도시된다. 이 VRAM(201)에서, 각각의 셀 플레이트(3-2와 3-3)에서 홀수 디지트 선 쌍(6)은 각각 하부측 감지 증폭기(SA)에 접속되고 짝수의 쌍은 각각 상부측 감지 증폭기(SA)에 접속된다. 셀 플레이트(3-1과 3-4)의 각각의 디지트 선 쌍(6)은 셀 플레이트(4-1 또는 4-3)의 상응하는 짝수 디지트 선 쌍(6)을 따라 어레이되도록 오른쪽으로 쉬프트된다. 더우기, 각각의 의사 디지트 선 쌍(7)은 상응하는 홀수 디지트 선 쌍을 따라 어레이되도록 배치된다.3 and 4, the VRAM 201 according to another embodiment of the present invention, in which the same elements as those shown in FIGS. 1 and 2 are denoted by the same reference numerals in order to omit further description thereof. This is shown. In this VRAM 201, odd digit line pairs 6 in each cell plate 3-2 and 3-3 are connected to the lower side sense amplifier SA, respectively, and even pairs are each of the upper side sense amplifiers ( SA). Each digit line pair 6 of cell plates 3-1 and 3-4 is shifted to the right to be arrayed along the corresponding even digit line pair 6 of cell plates 4-1 or 4-3. . Furthermore, each pseudo digit line pair 7 is arranged to be arrayed along a corresponding odd digit line pair.

또한 본 실시예에서, 디지트 선 쌍의 모든 표유 캐패시턴스는 서로 사실상 같도록 한다.Also in this embodiment, all stray capacitances of the digit line pairs are made substantially equal to each other.

본 발명이 상기 실시예들을 참조하여 기술되었지만, 이 설명은 제한된 의미로 해석되는 것을 의미하는 것은 아니다. 본 발명의 다른 실시예 뿐만아니라, 기술된 실시예의 여러가지 수정은 본 발명의 기술의 참조에 따라 숙련된 기술자들에 의해 분명하게 될것이다. 그러므로 첨부된 청구범위는 본 발명의 범위내에 해당되는 어떤 수정 또는 실시예들을 포함한다.Although the present invention has been described with reference to the above embodiments, this description is not meant to be interpreted in a limited sense. Various modifications of the described embodiments, as well as other embodiments of the present invention, will be apparent to those skilled in the art upon reference to the techniques of this invention. Therefore, the appended claims include any modifications or embodiments falling within the scope of the present invention.

Claims (11)

제1과 제2 메모리 셀 어레이 플레이트와 상기 제1과 제2 메모리 셀 어레이 플레이트 간에 배치된 보조 회로부를 포함하며, 상기 제1 메모리 어레이 플레이트는 제1 수의 디지트 선 쌍을 포함하고 상기 제2 메모리 셀 어레이 플레이트는 제2 수의 디지트 선 쌍을 포함하며, 상기 제1수는 상기 제2 수보다 크고, 상기 보조 회로부는 상기 제1 메모리 셀 어레이 플레이트의 상기 디지트 선 쌍을 위한 복수의 제1 감지 증폭기와 상기 제2 메모리 셀 어레이 플레이트의 상기 디지트 선 쌍을 위한 복수의 제2 감지 증폭기를 포함하며, 상기 제2 메모리 셀 어레이 플레이트는 복수의 의사 디지트 선 쌍(dummy digit line pairs)을 더 포함하는 것을 특징으로하는 반도체 메모리 장치.An auxiliary circuit disposed between the first and second memory cell array plates and the first and second memory cell array plates, wherein the first memory array plate includes a first number of digit line pairs and the second memory The cell array plate includes a second number of digit line pairs, wherein the first number is greater than the second number, and the auxiliary circuitry includes a plurality of first sensing for the digit line pairs of the first memory cell array plate. A plurality of second sense amplifiers for the digit line pairs of an amplifier and said second memory cell array plate, said second memory cell array plate further comprising a plurality of dummy digit line pairs. A semiconductor memory device, characterized in that. 제1항에 있어서, 상기 의사 디지트 선과 상기 제1 및 제2 감지 증폭기가 상기 제2 메모리 셀 어레이의 상기 디지트 선 쌍과 수가 같은 것을 특징으로 하는 반도체 메모리 장치.2. The semiconductor memory device of claim 1, wherein the pseudo digit line and the first and second sense amplifiers are equal in number to the pair of digit lines in the second memory cell array. 제1항에 있어서, 각각의 상기 디지트 선 쌍에는 선충전 신호(precharging signal)에 응답하여 기준 전위가 공급되고 각각의 상기 의사 디지트 선에는 상기 기준 전위가 일정하게 공급되는 것을 특징으로 하는 반도체 메모리 장치.The semiconductor memory device of claim 1, wherein a reference potential is supplied to each pair of digit lines in response to a precharging signal, and the reference potential is supplied to each of the pseudo digit lines constantly. . 반도체 메모리 장치에 있어서, 2n개의 쌍-상기 n은 1보다 큰 정수-의 디지트 선을 갖는 제1 메모리 셀 어레이 플레이트, 상기 제1 메모리 셀 어레이 플레이트를 사이에 삽입하기 위해 배치되고 n개의 쌍의 디지트 선을 갖는 제2와 제3 메모리 셀 어레이 플레이트, 상기 제1과 제2 메모리 셀 어레이 플레이트 간에 삽입되고 2n개의 감지 증폭기를 포함하는 제1 보조 회로부, 및 상기 제1과 제3 메모리 셀 어레이 플레이트 간에 삽입되고 2n개의 감지 증폭기를 포함하는 제2 보조 회로부를 포함하고, 각각의 상기 제2와 제3 메모리 셀 어레이 플레이트는 n개의 쌍의 의사 디지트 선을 더 갖는 것을 특징으로 하는 반도체 메모리 장치.A semiconductor memory device, comprising: a first memory cell array plate having 2 n pairs, where n is an integer greater than 1, between the first memory cell array plate and an n pair of digits disposed between the first memory cell array plates; A second and third memory cell array plate having a line, a first auxiliary circuit portion inserted between the first and second memory cell array plates and including 2n sense amplifiers, and between the first and third memory cell array plates And a second auxiliary circuit portion inserted and including 2n sense amplifiers, each of said second and third memory cell array plates further having n pairs of pseudo digit lines. 제4항에 있어서, 상기 제2와 제3 메모리 셀 어레이 플레이트 각각에서의 상기 디지트 선 쌍들 각각은 상기 제1 메모리 셀 어레이 플레이트에서의 상기 디지트 선 쌍들 중의 상응하는 하나에 일렬로 배열되고 상기 제2와 제3 메모리 셀 어레이 플레이트 각각에서의 상기 의사 디지트 선 쌍들 각각은 상기 제1 메모리 셀 어레이 플레이트에서의 상기 디지트 선 쌍들 중의 상응하는 하나에 따라 배열되는 것을 특징으로하는 반도체 메모리 장치.5. The device of claim 4, wherein each of the digit line pairs in each of the second and third memory cell array plates is arranged in line with a corresponding one of the digit line pairs in the first memory cell array plate and wherein the second And each of the pseudo digit line pairs in each of the third memory cell array plates is arranged according to a corresponding one of the digit line pairs in the first memory cell array plate. 반도체 메모리 장치에 있어서, 제1 방향으로 배열된 복수의 제1 디지트 선 쌍을 포함하는 제1 메모리 셀 어레이 플레이트, 상기 제1 메모리 셀 어레이 플레이트의 한측을 따라 상기 제1 방향으로 배열된 복수의 제1 감지 증폭기, 상기 제1 메모리 셀 어레이 플레이트의 반대측을 따라 상기 제1 방향으로 배열된 복수의 제2 감지 증폭기-상기 제1 디지트 선 쌍은 제1과 제2 그룹으로 분할되고, 상기 제1 그룹에 속하는 제1 디지트 선 쌍들 각각은 상기 제1 감지 증폭기들 중 연관된 것에 결합되고, 상기 제2 그룹에 속하는 제1 디지트 선 쌍들 각각은 상기 제2 감지 증폭기들중 연관된 것에 결합됨-, 상기 제1 방향으로 배열된 복수의 제2 디지트 선 쌍을 포함하는 제2 메모리 셀 어레이 플레이트, 각각이 상기 제2 메모리 셀 어레이 플레이트와 상기 제1 감지 증폭기들 각각의 사이에 상기 제1 방향으로 배열되고 상기 제2 디지트 선 쌍들에 결합된 복수의 제3 감지 증폭기, 상기 제1 방향으로 배열된 복수의 제3 디지트 선 쌍을 포함하는 제3 메모리 셀 어레이 플레이트, 각각이 상기 제3 메모리 셀 어레이 플레이트와 상기 제2 감지 증폭기들 각각의 사이에 상기 제1 방향으로 배열되고 상기 제3 디지트 선 쌍들에 결합된 복수의 제4 감지 증폭기-상기 제2 디지트 선 쌍들 각각은 상기 제1 방향으로 수직인 제2 방향으로 상기 제1 그룹에 속하는 상기 제1 디지트 선 쌍들 중 상이한 쌍들과 일렬로 됨- 및, 상기 제2 메모리 셀 어레이 플레이트에 제공된 복수의 의사 디지트 선-상기 의사 디지트 선 쌍들 각각은 상기 제2 선에서의 상기 제1 디지트 선 쌍들중 상이한 쌍과 일렬로 되어 있음-을 포함하는 것을 특징으로 하는 반도체 메모리 장치.A semiconductor memory device, comprising: a first memory cell array plate comprising a plurality of first digit line pairs arranged in a first direction, and a plurality of first arranged in the first direction along one side of the first memory cell array plate A first sense amplifier, a plurality of second sense amplifier-first digit line pairs arranged in the first direction along an opposite side of the first memory cell array plate, divided into a first and a second group, the first group Each of the first digit line pairs belonging to is coupled to an associated one of the first sense amplifiers, and each of the first digit line pairs belonging to the second group is coupled to an associated one of the second sense amplifiers, wherein the first A second memory cell array plate comprising a plurality of second digit line pairs arranged in a direction, each of the second memory cell array plate and the first sense amplifiers A third memory cell array plate comprising a plurality of third sense amplifiers arranged in the first direction and coupled to the second digit line pairs between each other, and a plurality of third digit line pairs arranged in the first direction A plurality of fourth sense amplifiers-the second digit line pairs each arranged in the first direction between each of the third memory cell array plate and the second sense amplifiers and coupled to the third digit line pairs. Each in line with a different pair of the first digit line pairs belonging to the first group in a second direction perpendicular to the first direction, and a plurality of pseudo digit lines provided on the second memory cell array plate. Each of the pseudo digit line pairs is in line with a different pair of the first digit line pairs in the second line. Device. 제6항에 있어서, 상기 제1감지 증폭기 중의 연관된 감지 증폭기와 상기 제3 감지 증폭기 중의 연관된 감지 증폭기에 각각 결합되는 복수의 데이타 레지스터를 더 포함하는 것을 특징으로하는 반도체 메모리 장치.7. The semiconductor memory device of claim 6, further comprising a plurality of data registers coupled to an associated sense amplifier of the first sense amplifier and an associated sense amplifier of the third sense amplifier, respectively. 제1과 제2 메모리 셀 어레이 플레이트와 상기 제1과 제2 메모리 셀 어레이 플레이트 간에 배치된 보조 회로부를 포함하며, 상기 제1 메모리 어레이 플레이트는 제1 수의 디지트 선 쌍을 포함하고 상기 제2 메모리 셀 어레이 플레이트는 제2 수의 디지트 선 쌍을 포함하며, 상기 제1수는 상기 제2 수보다 크고, 상기 보조 회로부는 상기 제1 메모리 셀 어레이 플레이트의 상기 디지트 선 쌍을 위한 복수의 제1 감지 증폭기와 상기 제2 메모리 셀 어레이 플레이트의 상기 디지트 선 쌍을 위한 복수의 제2 감지 증폭기를 포함하며, 상기 제2 메모리 셀 어레이 플레이트는 복수의 의사 디지트 선 쌍을 더 포함하고, 각각의 상기 의사 디지트 선 쌍은 소정의 감지 증폭기로부터 분리되는 것을 특징으로하는 반도체 메모리 장치.An auxiliary circuit disposed between the first and second memory cell array plates and the first and second memory cell array plates, wherein the first memory array plate includes a first number of digit line pairs and the second memory The cell array plate includes a second number of digit line pairs, wherein the first number is greater than the second number, and the auxiliary circuitry includes a plurality of first sensing for the digit line pairs of the first memory cell array plate. A plurality of second sense amplifiers for an amplifier and the digit line pair of the second memory cell array plate, wherein the second memory cell array plate further comprises a plurality of pseudo digit line pairs, each of the pseudo digits And the pair of lines are separated from a predetermined sense amplifier. 제8항에 있어서, 각각의 상기 의사 디지트 선과 상기 제1 및 제2 감지 증폭기가 상기 제2 메모리 셀 어레이의 상기 디지트 선 쌍과 수가 같은 것을 특징으로 하는 반도체 메모리 장치.10. The semiconductor memory device of claim 8, wherein each of the pseudo digit lines and the first and second sense amplifiers is equal in number to the pair of digit lines in the second memory cell array. 복수의 제1 디지트 선 쌍 및 복수의 제2 디지트 선 쌍을 포함하는 제1 메모리 셀 어레이 플레이트, 복수의 제3 디지트 선 쌍 및 복수의 의사 디지트 선 쌍을 포함하는 제2 메모리 셀 어레이 플레이트, 상기 제1 및 제2 메모리 셀 어레이 플레이트들 사이에 제공되고, 상기 제1 메모리 셀 어레이 플레이트 내의 상기 제1 디지트 선 쌍에 각각 결합되는 복수의 제1 감지 증폭기, 상기 제1 및 제2 메모리 셀 어레이 플레이트들 사이에 제공되고, 상기 제2 메모리 셀 어레이 플레이트 내의 상기 제3 디지트 선 쌍에 각각 결합되는 복수의 제2 감지 증폭기, 및 상기 제1 및 제2 감지 증폭기와 떨어져 제공되고, 상기 제1 및 제2 감지 증폭기 사이에 상기 제1 메모리 셀 어레이 플레이트가 삽입되고 상기 제1 메모리 셀 어레이 플레이트 내의 제2 디지트 선 쌍에 각각 결합되는 다수의 제3 감지 증폭기를 포함하되, 상기 의사 디지트 선 쌍의 각각이 소정의 감지 증폭기로부터 분리되어 부동 상태(floating condition)로 있는 것을 특징으로 하는 반도체 메모리 장치.A first memory cell array plate comprising a plurality of first digit line pairs and a plurality of second digit line pairs, a second memory cell array plate comprising a plurality of third digit line pairs and a plurality of pseudo digit line pairs, the A plurality of first sense amplifiers provided between the first and second memory cell array plates and respectively coupled to the first digit line pair in the first memory cell array plate, the first and second memory cell array plates A plurality of second sense amplifiers provided between and coupled to the third pair of digit lines in the second memory cell array plate, respectively, and spaced apart from the first and second sense amplifiers. The first memory cell array plate is inserted between two sense amplifiers and coupled to a second pair of digit lines in the first memory cell array plate, respectively. Comprising the number of the third sense amplifier, a semiconductor memory device, each of the pseudo digit line pair, characterized in that a floating state (floating condition) is separate from a given sense amplifier. 제10항에 있어서, 상기 제1, 제2, 제3 및 의사 디지트 라인 쌍들이 서로 수가 동일한 것을 특징으로 하는 반도체 메모리 장치.The semiconductor memory device of claim 10, wherein the first, second, third and pseudo digit line pairs have the same number.
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