KR0157383B1

KR0157383B1 - Intergap control method of global bus network

Info

Publication number: KR0157383B1
Application number: KR1019930023605A
Authority: KR
Inventors: 김창호
Original assignee: 이준; 한국전기통신공사; 정장호; 엘지정보통신주식회사
Priority date: 1993-11-08
Filing date: 1993-11-08
Publication date: 1998-11-16
Also published as: KR950016095A

Abstract

본 발명은 프로세서간 통신구조가 글로벌 버스(Global Bus)로 구현되는 시스템에 관한 것으로 고 속의 데이터 전속이 수행되는 글로벌 버스 네트워크에서 요구되는 인터갭(Inter∼Gap)을 가변적으로 제어하여 불필요한 인터갭 시간의 발생을 최소화하므로서 글로벌 버스의 전송효율을 향상시키기 위한 글로벌 버스 네트워크의 인터갭 제어방법에 관한 것이다.The present invention relates to a system in which the inter-processor communication structure is implemented as a global bus. The present invention relates to an inter-gap required in a global bus network in which high-speed data transfer is performed. The present invention relates to an intergap control method of a global bus network for improving transmission efficiency of a global bus while minimizing the occurrence of the error.

Description

Intergap Control Method of Global Bus Network

제1도는 종래의 인터갭 제어장치 구성도.1 is a block diagram of a conventional intergap controller.

제2도는 본 발명에 의한 글로벌 버스 네트워크의 인터갭 제어장치의 구성도.2 is a block diagram of an intergap control apparatus for a global bus network according to the present invention.

제3도는 인터갭 발생의 타이밍도 로서,3 is a timing diagram of occurrence of an intergap.

(a)는 종래의 인터갭 발생이고,(a) is a conventional intergap occurrence,

(b)는 본 발명에 따른 인터갭 발생이다.(b) is an intergap occurrence in accordance with the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 글로벌 버스 제어부 20 : 인터갭 제어부10: global bus controller 20: intergap controller

30 : 카운터 40 : 글로벌 버스정합부30: counter 40: global bus matching unit

50 : 기억부50: memory

본 발명은 프로세서간 통신구조가 글로벌 버스(Global Bus)로 구현되는 시스템에 관한 것으로서, 특히 고 속의 데이터 전송이 수행되는 글로벌 버스 네트워크(Network)에서 요구되는 인터갭을 가변적으로 제어함으로써 글로벌 버스의 전송효율을 향상시키도록 하는 글로벌 버스 네트워크의 인터 갭 제어방법에 관한 것이다.The present invention relates to a system in which the inter-processor communication structure is implemented as a global bus. In particular, the present invention relates to a global bus transmission by variably controlling an intergap required in a global bus network in which high-speed data transmission is performed. The present invention relates to an intergap control method of a global bus network for improving efficiency.

일반적으로 인터갭이란 프레임 단위의 데이터 전송이 수행되는 네트워크에서 프레임과 프레임사이의 간격을 의미한다. 이러한 인터 갭은 연속되는 프레임이 특정 통신노드로 전송될 때 프레임 수신에 대한 오버헤드(Over Head)를 방지하기 위한 아이들 타임(Idle time)의 주기능과 네트워크를 구성하는 신호들의 안정성을 고려한 보호시간(Guard time)의 부기능을 갖는다.In general, an intergap means a space between frames in a network in which data transmission in units of frames is performed. This inter gap is a protection time considering the main function of idle time to prevent the overhead of frame reception and the stability of signals constituting the network when successive frames are transmitted to a specific communication node. It has a side function of (Guard time).

또한 통신노드의 오버헤드는 글로벌 버스 네트워크를 통한 데이터의 시리얼(Serial)전송에서 한 프레임의 수신을 종료한후 다음 프레임의 수신을 위한 준비시간, 즉 시리얼 통신 제어수단이 초기화되는데 요구되는 최소시간을 의미한다.In addition, the overhead of the communication node is the preparation time for receiving the next frame after terminating the reception of one frame in the serial transmission of data through the global bus network, that is, the minimum time required to initialize the serial communication control means. it means.

이와 같은 통신노드간에 요구되는 인터 갭 즉, 프레임간 아이들타임은 글로벌 통신 네트워크에서 반드시 제공되어야 하는 기능으로 통신 네트워크의 특성에 따라 설정되는 파라미터이다.Such intergap, i.e., interframe idle time, required between communication nodes is a function that must be provided in the global communication network and is a parameter set according to the characteristics of the communication network.

종래에는 첨부된 도면 제1도에서 알 수 있는 바와 같이, 글로벌 버스라는 패스(Path)를 통해 버스의 중재 및 프레임(Frame)의 송수신 기능을 수행하며 프로세서와 연결되어 송신하고자 하는 데이터가 준비되었음을 알려주는 버스 사용요구 신호와 버스의 사용을 요구한 프로세서에 버스의 사용 권한(Token)을 부여하여 주는 글로벌 버스 제어부(1)와, 프레임 단위의 전송을 수행한후 글로벌 버스 제어부(1)로 부터 인가되는 제어신호에 따라 인터갭(Inter Gap)을 발생하는 카운터(2)로 구성된다.Conventionally, as shown in FIG. 1 of the accompanying drawings, a bus called a global bus performs a mediation of a bus and transmits / receives a frame, and informs that the data to be transmitted in connection with a processor is ready. Is a global bus controller (1) that grants bus usage rights (Tokens) to the processor that requests the use of the bus signal and the bus, and is authorized by the global bus controller (1) after performing frame-by-frame transmission. The counter 2 is configured to generate an inter gap according to the control signal.

이와 같이 구성된 상태에서의 인터 갭 제어동작은 다음과 같이 이루어진다. 즉, 점유된 버스를 통한 데이터(Date)의 송수신이 완료되면 글로벌 버스 제어부(1)는 카운터(2)측에 인터갭 설정을 위한 제어신호를 공급하고, 카운터(2)는 공급되는 제어신호에 의해 설정된 값에 따라 인터갭을 설정한후 설정된 소정 시간이 경과하면 인터갭 설정완료 신호(DONE)를 버스제어부(1)에 공급함으로써 버스사용을 원하는 새로운 프로세서의 노드로부터 공급되는 데이터가 글로벌 버스를 통해 전송되게 한다.The inter gap control operation in the state configured as described above is performed as follows. That is, when transmission and reception of data through the occupied bus is completed, the global bus controller 1 supplies a control signal for setting an intergap to the counter 2 side, and the counter 2 supplies a control signal to the supplied control signal. After a predetermined time elapses after setting the intergap according to the set value, the intergap setting completion signal (DONE) is supplied to the bus controller 1 so that the data supplied from the node of the new processor that wants to use the bus can access the global bus. To be transmitted through.

이상에서 설명한 바와 같이, 종래의 인터갭 제어방식에서는 고정적인 제어방식으로 프레임(Frame)간 아이들 타임 즉, 인터갭 시간이 초기에 설정된 값으로 고정되어 프레임 전송전이나 프레임전송후가 항상 일정하므로 글로벌 버스의 사용 효율을 저하시키는 문제점이 있었다.As described above, in the conventional intergap control scheme, the idle time between the frames, that is, the intergap time, is fixed to a value set at an initial stage in a fixed control scheme. There was a problem of lowering the efficiency of use of the bus.

또한, 종래의 인터갭 제어방식에서는 글로벌 버스 제어부가 버스사용 요구신호를 부여받은후 버스사용허가 시점까지 모든 종작에 대한 제어수행에 있어 오버헤드가 발생되는 문제점이 있었다.In addition, in the conventional intergap control method, there is a problem in that an overhead occurs in performing control for all works until the bus use request signal is received after the global bus controller receives the bus use request signal.

본 발명은 전술한 바와 같은 문제점을 해결하기 위하여 안출한 것으로, 프레임 전송시에 공급되는 프레임의 검색을 통해 수신 오버 헤드를 체크한후 인터갭 설정요소를 선별함으로서 인터갭 요구시간을 가변적으로 제어하여 글로벌 버스의 전송효율을 향상시키도록 함에 그 목적이 있다.The present invention has been made to solve the above-described problems, and by varying the intergap request time by checking the reception overhead through the search of the frame supplied during the frame transmission by selecting the intergap setting element The purpose is to improve the transmission efficiency of the global bus.

이와 같은 목적을 달성하기 위해 본 발명은, 글로벌 버스 네트워크의 인터갭 제어방법에 있어서, 프로세서 측으로 부터 인가되는 버스사용 요구신호에 따라 상기 프로세서에게 버스 사용권한을 부여하는 제1단계와; 상기 제1단계수행후 점유된 글로벌 버스를 통해 상기 프로세서 측으로 부터 전송되는 프레임의 수신자 어드레스가 기억수단에 기억된 이전의 수신자 어드레스와 동일한지의 여부를 판단하는 제2단계와; 상기 제2단계에서 수신자 어드레스가 동일하지 않으면 제1인터갭 시간을 설정하고, 상기 제2단계에서 수신자 어드레스가 동일한 경우에는 제2인터갭 시간을 설정하는 제3단계와; 상기 제3단계 수행후 상기 프로세서 측으로 부터 글로벌 버스를 통해 전송되는 프레임의 상기 수신자 어드레스를 기억수단에 새로이 저장하는 제4단계를 포함하는 것을 특징으로 하는 글로벌 버스 네트워크의 인터갭 제어방법을 제공한다.In order to achieve the above object, the present invention provides a method for controlling an intergap of a global bus network, comprising: a first step of granting a bus use right to a processor according to a bus use request signal applied from a processor; A second step of determining whether a recipient address of a frame transmitted from the processor side is identical to a previous recipient address stored in a storage means through the occupied global bus after performing the first step; A third step of setting a first intergap time if the recipient addresses are not the same in the second step and a second intergap time if the recipient addresses are the same in the second step; And a fourth step of newly storing the receiver address of a frame transmitted from the processor side through the global bus after the third step is stored in a storage means.

이하 첨부된 도면을 참조하여 본 발명의 실시예를 설명하면 다음과 같다.Hereinafter, an embodiment of the present invention will be described with reference to the accompanying drawings.

제2도는 본 발명에 의한 글로벌 버스 네트워크의 인터갭 제어장치의 구성도이다.2 is a configuration diagram of an intergap control apparatus of a global bus network according to the present invention.

도면에서 알수 있는 바와 같이 본 발명은, 글로벌 버스 제어부(10), 인터갭 제어부(20), 카운터(30), 글로벌 버스 정합부(40), 수신자 어드레스 기억부(50)로 연결구성된다.As can be seen from the figure, the present invention is connected to the global bus control unit 10, the intergap control unit 20, the counter 30, the global bus matching unit 40, and the recipient address storage unit 50.

글로벌 버스 제어부(10)는 글로벌 버스라는 패스를 통해 버스의 중재 및 프레임의 송수신 기능을 수행하며 프로세서로 부터 송신하고자 하는 데이터가 준비되었음을 알려주는 신호가 인가될 때 버스의 사용을 요구한 프로세서 측에 버스 사용의 권한을 부여하여 준다.The global bus controller 10 performs the arbitration of the bus and the transmission / reception of frames through a pass called a global bus, and the processor requests the use of the bus when a signal indicating that data to be transmitted from the processor is ready is applied. Gives permission to use the bus.

글로벌 버스 정합부(40)는 글로벌 버스와 점유된 버스를 통하여 송수신되는 클럭(BRCLK)과 데이터(Data)를 정합한다. 인터갭제어부(20)는 데이터전송을 원하는 프로세서의 노드에서 송신되는 프레임의 수신자 어드레스와 그 이전에 송신되어 수신자 어드레스 기억부(50)에 저장된 수신자 어드레스를 비교하여 비교결과에 따라 대응되는 제어신호를 카운터(30)측에 공급함으로써 제1 또는 제2인터갭 시간을 카운터(30)에 설정시킨다. 수신자어드레스 기억부(50)는 인터갭 제어부(20)의 제어에 따라 데이터 프레임을 수신한 수신자 어드레스를 저장한다. 카운터(30)는 인터갭 제어부(20)로부터 공급되는 제어신호에 따라 제1 또는 제2인터갭 시간을 설정하는데, 현재 데이터프레임을 수신한 수신자 어드레스가 수신자어드레스기억부(50)에 저장된 이전의 수신자 어드레스와 동일한 경우에는 제2인터갭 시간을 초기값으로 설정하고, 현재 데이터프레임을 수신한 수신자 어드레스가 수신자어드레스기억부(50)에 저장된 이전의 수신자 어드레스와 동일하지 않은 경우에는 제1인터갭 시간을 초기값으로 설정한다.The global bus matching unit 40 matches the clock BRCLK and the data Data transmitted and received through the global bus and the occupied bus. The intergap control unit 20 compares the receiver address of the frame transmitted from the node of the processor to which data is to be transmitted with the receiver address previously transmitted and stored in the receiver address storage unit 50 to obtain a corresponding control signal according to the comparison result. By supplying to the counter 30 side, the first or second intergap time is set in the counter 30. The recipient address storage unit 50 stores the recipient address that has received the data frame under the control of the intergap controller 20. The counter 30 sets the first or second intergap time according to the control signal supplied from the intergap control unit 20. The receiver address that receives the current data frame is stored in the receiver address storage unit 50. If the receiver address is the same, the second intergap time is set to an initial value, and if the receiver address receiving the current data frame is not the same as the previous receiver address stored in the receiver address storage unit 50, the first intergap time is set. Set the time to the initial value.

이와 같이 연결구성되는 본 발명의 인터갭 가변동작을 설명하면 다음과 같다.Referring to the inter-gap variable operation of the present invention configured as described above is as follows.

글로벌 버스제어부(10)로부터 글로벌 버스 정합부(40)를 통하여 버스점유를 위한 동기클럭(ASTCLK)이 글로벌 버스측으로 공급되는 상태에서 버스점유를 원하는 프로세서의 노드로 부터 버스사용요구신호가 공급되는 경우, 글로벌 버스제어부(10)가 공급된 해당 신호에 따라 글로벌 버스 정합부(40)를 통해 글로벌버스측으로 버스점유를 위한 제어신호(FRS)를 공급하면 글로벌 버스는 버스점유를 알리는 점유신호(AST)를 글로벌 버스 정합부(40)를 통해 글로벌 버스 제어부(10) 및 인터갭 제어부(20)측에 공급한다. 이때, 글로벌 버스제어부(10)는 공급되는 점유신호(AST)에 따라 버스점유를 요구한 프로세서의 노드측으로 버스사용허가신호를 공급하고, 인터갭 제어부(20)는 점유된 버스를 통해 전송되는 프레임의 수신자 어드레스와 수신자 어드레스기억부(50)에 저장된 이전의 수신자 어드레스와 비교한후 비교 결과에 대응되는 제어신호를 카운터(30)측에공급한다. 이에따라, 카운터(30)는 인터갭제어부(20)로부터 공급되는 제어신호에 따라 제1 또는 제2인터갭 시간을 설정하는데, 프로세서 A의 노드와 프로세서 B의 노드가 상대측 프로세서 C의 노드로 프레임을 전송하는 경우 즉, 수신자 어드레스가 동일한 경우에는 첨부된 도면 제3도의 (a)에서 알수 있는 바와 같이 제2인터갭 시간을 초기화하여 설정하며, 프로세서 A의 노드가 상대측 프로세서B의 노드로 송신하고, 프로세서 B의 노드가 상대측 프로세서 C의 노드로 프레임을 전송하는 경우 즉, 수신자 어드레스가 서로 다른 경우에는 첨부된 도면 제3도의 (b)에서 알수 있는 바와 같이 제1인터갭 시간을 초기화하여 설정한후, 인터갭 설정완료신호를 인터갭제어부(20)에 공급한다. 그리하여, 버스점유를 요구한 프로세서의 노드로 부터 공급되는 데이터 프레임은 설정된 인터갭의 시간에 따라 점유된 글로벌 버스를 통하여 송수신 클럭(BRCLK)에 맞추어 데이터(Data)를 전송하게 된다. 이때 인터갭제어부(20)는 전송되는 데이터 프레임의 수신자어드레스를 수신자 어드레스 기억부(50)에 저장한다.When a bus use request signal is supplied from a node of a processor which desires to occupy a bus in a state in which a synchronous clock (ASTCLK) for occupying a bus is supplied from the global bus controller 10 to a global bus through the global bus matching unit 40. When the global bus control unit 10 supplies the control signal FRS for bus occupancy to the global bus side through the global bus matching unit 40, the global bus indicates the occupancy signal AST. Is supplied to the global bus control unit 10 and the intergap control unit 20 through the global bus matching unit 40. At this time, the global bus controller 10 supplies a bus permission signal to the node side of the processor requesting bus occupancy according to the occupancy signal AST supplied, and the intergap controller 20 transmits a frame transmitted through the occupied bus. After comparing the receiver address with the previous receiver address stored in the receiver address storage unit 50, the control signal corresponding to the comparison result is supplied to the counter 30 side. Accordingly, the counter 30 sets the first or second intergap time according to the control signal supplied from the intergap control unit 20. The node of the processor A and the node of the processor B send a frame to the node of the opposite processor C. In the case of transmitting, that is, when the address of the receiver is the same, as shown in (a) of FIG. 3, the second intergap time is initialized and set, and the node of processor A transmits to the node of processor B of the counterpart. When the node of the processor B transmits the frame to the node of the other processor C, that is, when the receiver addresses are different, as shown in (b) of FIG. 3, the first intergap time is initialized and set. The intergap setting completion signal is supplied to the intergap control unit 20. Thus, the data frame supplied from the node of the processor requesting bus occupancy transmits data in accordance with the transmission / reception clock BRCLK through the occupied global bus according to the set intergap time. At this time, the intergap control unit 20 stores the receiver address of the transmitted data frame in the receiver address storage unit 50.

이상에서 설명한 바와 같이, 본 발명은 프로세서의 노드로 부터 점유된 버스를 통하여 글로벌 버스측과 데이터 프레임을 송수신할 때 발생하는 인터갭을 수신자에 따라 가변 설정함으로써 불필요한 인터갭 시간의 발생을 최소화하므로 글로벌 버스의 사용효율을 향상시켜준다.As described above, the present invention minimizes the occurrence of unnecessary intergap time by varying the intergap generated when transmitting and receiving data frames with the global bus side according to the receiver through the bus occupied by the node of the processor. Improve the efficiency of the bus.

Claims

An intergap control method for a global bus network, comprising: a first step of granting a bus use right to a processor according to a bus use request signal applied from a processor side; A second step of determining whether a receiver address of a frame transmitted from the processor side is identical to a previous receiver address stored in a storage means through the occupied global bus after performing the first step; A third step of setting a first intergap time if the recipient addresses are not the same in the second step and a second intergap time if the recipient addresses are the same in the second step; And a fourth step of newly storing the receiver address of a frame transmitted from the processor side through a global bus after the third step is stored in a storage means.