KR0154724B1 - Data write control circuit of semiconductor memory apparatus - Google Patents
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Abstract
외부의 클럭에 동기되어 동작되는 동기식 다이나믹 메모리에 데이타를 고속으로 기록함과 동시에 저전력 소모를 갖는 반도체 메모리 장치의 데이타 기록 제어회로에 관한 것이다. 본 발명에 따른 메모리 장치의 데이타 기록 제어회로는 메모리셀이 접속된 비트라인을 포함하는 비트라인쌍과, 입출력라인쌍과, 컬럼선택신호의 입력에 응답하여 상기 비트라인쌍과 상기 입출력라인쌍을 접속하는 컬럼선택게이트수단과, 외부로부터 입력되는 데이타의 레벨을 씨모오스 레벨로 변환하여 데이타 입출력선쌍으로 출력하는 데이타 버퍼와, 상기 데이타 입출력선쌍의 신호를 상기 입출력선쌍으로 드라이브하는 기록드리이버와, 기록모드시 상기 클럭에 동기하여 발생되는 제어클럭에 응답하여 상기 데이타 입출력선쌍 및 입출력선쌍의 전압을 메모리 장치의 전원전압의 하프레벨로 등화하는 등화수단으로 구성되어있다.The present invention relates to a data write control circuit of a semiconductor memory device having low power consumption while simultaneously writing data to a synchronous dynamic memory operated in synchronization with an external clock. A data write control circuit of a memory device according to the present invention comprises a bit line pair including a bit line to which a memory cell is connected, an input / output line pair, and the bit line pair and the input / output line pair in response to an input of a column selection signal. A column selection gate means for connecting, a data buffer for converting the level of data input from the outside into a sea level and outputting the data input / output line pairs, a write driver for driving the signals of the data input / output line pairs to the input / output line pairs; And equalizing means for equalizing the voltages of the data input / output line pairs and the input / output line pairs to the half level of the power supply voltage of the memory device in response to a control clock generated in synchronization with the clock.
Description
제1도는 종래의 반도체 메모리 장치의 데이타 기록 회로도.1 is a data write circuit diagram of a conventional semiconductor memory device.
제2도는 제1도의 회로를 이용하여 데이타를 기록시의 동작 타이밍도.2 is an operation timing diagram when data is written using the circuit of FIG.
제3도는 본 발명에 따른 반도체 메모리 장치의 데이타 기록 회로도.3 is a data write circuit diagram of a semiconductor memory device according to the present invention.
제4a도, 제4b도, 제4c도 및 제4d도는 제2도에 도시된 제1, 제2펄스 발생기의 상세도와 입출력선쌍 등화회로 및 데이타 입출력선쌍 등화회로의 실시예시도.4A, 4B, 4C, and 4D are detailed views of the first and second pulse generators shown in FIG. 2, and an exemplary embodiment of the input / output line pair equalization circuit and the data input / output line pair equalization circuit.
제5도는 제3도에 도시된 회로를 이용하여 데이타를 기록시의 동작 타이밍도.FIG. 5 is an operation timing diagram when data is written using the circuit shown in FIG.
본 발명은 반도체 메모리 장치의 기록 제어 회로에 관한 것으로, 특히 외부의 클럭에 동기되어 동작되는 동기 다이나믹 메모리에 데이타를 고속으로 기록함과 동시에 저전력 소모를 갖는 반도체 메모리 장치의 데이타 기록 제어회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a write control circuit of a semiconductor memory device, and more particularly to a data write control circuit of a semiconductor memory device having low power consumption while writing data at a high speed into a synchronous dynamic memory operated in synchronization with an external clock.
반도체 산업의 발달로 메모리에 데이타에 저장된 데이타를 독출하거나 기록하는데 필요한 최소 싸이클 타임(Minimum cycle time)은 계속 짧아지고 있다. 특히 다이나믹 램에서는 최근 2∼3년 사이에 외부의 클럭에 동기하여 데이타를 기록하거나 독출하는 동기(Syncronous)방식과 버스트 모드의 동작으로 동작주파수가 100MHz(최소 싸이클링 타임은 10나노초) 이상으로 가능하게 되었다.With the development of the semiconductor industry, the minimum cycle time required to read or write data stored in data in memory continues to be shortened. Especially, in dynamic RAM, the operation frequency is 100MHz (minimum cycling time is 10 nanoseconds) by the synchronous and burst mode operation which records or reads data in synchronization with an external clock in the last 2-3 years. Was done.
상기와 같은 고주파수로 동작 가능한 다이나믹 램에서는 동작 주파수를 결정하는 요인이 독출 싸이클이 아닌 기록 싸이클이어서, 기록 싸이클의 단축이 다이나믹 램의 동작특성을 좌우한다. 따라서, 다이나믹 램의 동작 주파수를 높이기 위해서는 기록 싸이클의 단축이 절실히 요구 된다. 또한, 256M 비트 이상의 고용얄의 메모리에서는 칩의 사이즈가 크고, 메모리 셀에 데이타를 기록하는 패스인 데이타 입출력 라인의 길이가 매우 길기 때문에 데이타 입출력 라인에 존재하는 기생 캐패시턴스(Parasitic capatance) 및 저항이 커지게되어 데이타를 메모리 셀에 기록하는데 걸리는 시간이 길어지게 된다.In the dynamic RAM operable at the high frequency as described above, the factor determining the operating frequency is not a read cycle but a write cycle, so that the shortening of the write cycle determines the operation characteristics of the dynamic RAM. Therefore, in order to increase the operating frequency of the dynamic RAM, shortening of the recording cycle is urgently required. In addition, in memory of 256M bits or more, the chip size is large and the length of the data input / output line, which is a path for writing data to the memory cell, is very long, so the parasitic capacitance and resistance in the data input / output line are large. As a result, it takes longer to write data to the memory cells.
또한편, 상기와 같은 고용량 고주파수 메모리는 다수의 메모리셀에 동시에 기록해야 하는 데이타 비트수가 급증하는 것이 일반적인 추세이어서, 많은 데이타 비트를 메모리셀에 기록시 전류소모가 증가되어 새로운 문제점으로 대두된다.In addition, the high-capacity high-frequency memory as described above is a general trend that the number of data bits that must be simultaneously written to a plurality of memory cells is rapidly increasing, so that current consumption increases when many data bits are written to the memory cells, which is a new problem.
제1도는 종래의 반도체 메모리 장치의 데이타 기록 회로도로서, 이는 동기 다이나믹 램의 데이타 기록 패스에 관련된 회로를 도시한 것이다. 다수의 메모리 뱅크 BNK1,BNK2,,.들 각각은 워드라인 WL의 활성화에 의해 선택되는 엔모오스 트렌지스터 10와 스토리지 캐패시터 12로 구성된 메모리셀을 갖는 셀어레이14와 두개의 피모오스 트랜지스터로 구성된 피형 센스앰프 16 및 두개의 엔모오스 트랜지스터로 구성된 엔형 센스앰프 18가 비트라인쌍 BL/BLB에 접속되며, 상기 비트라인쌍 BL/BLB과 입출력라인쌍 IO, IOB을 접속하는 컬럼선택게이트 20, 22가 접속되어 있다. 상기의 컬럼선택게이트 20,22들은 컬럼디코더 24의 출력에 의해 인에이블된다. 상기 컬럼디코더 24는 컬럼어드레스 CAi(여기서, i는 자연수)를 디코딩하여 컬럼선택신호 CSLO, CSL1을 출력하는 것으로서 범용의 것과 같다. 참조번호 26은 외부로부터 입력되는 데이타 DIN의 레벨을 씨모오스 레벨로 변환하여 데이타 입출력선쌍 DIO/DIOB로 출력하는 데이타 입력 버퍼이며, 28은 상기 데이타 입출력선쌍 DIO/DIOB의 신호를 상기 입출력선쌍 IO/IOB로 드라이브하는 기록드리이버이다.FIG. 1 is a data write circuit diagram of a conventional semiconductor memory device, which shows a circuit related to a data write path of a synchronous dynamic RAM. Each of the plurality of memory banks BNK1, BNK2, ... is a type sense amplifier composed of two array cells and a cell array 14 having a memory cell composed of an NMOS transistor 10 and a storage capacitor 12 selected by activation of a word line WL. An n-type sense amplifier 18 composed of 16 and two NMOS transistors is connected to the bit line pair BL / BLB, and column select gates 20 and 22 are connected to the bit line pair BL / BLB and the input / output line pair IO and IOB. have. The column select gates 20 and 22 are enabled by the output of the column decoder 24. The column decoder 24 decodes the column address CAi (where i is a natural number) and outputs column selection signals CSLO and CSL1. Reference numeral 26 denotes a data input buffer for converting the level of the data DIN input from the outside into the CMOS level and outputting the data input / output line pair DIO / DIOB. 28 denotes the signal of the data input / output line pair DIO / DIOB. This is a write driver that drives an IOB.
제2도는 제1도의 회로에 데이타를 기록시의 동작 타이밍도이다.FIG. 2 is an operation timing diagram when data is written to the circuit of FIG.
외부의 동기클럭 CLK가 상승에지의 상태에서 기록제어신호 WEB(여기서, B는 BAR을 의미하는 것으로 논리 하이 상태를 액티브로하는 기록제어신호 WE의 상보적인 신호를 말한다)가 로우로 활성화되면 해당 싸이클은 기록모드를 정의 된다. 따라서, 상기 동기클럭 CLK가 상승에지시 컬럼어드레스 CAO에 의해 선택된 컬럼선택라인 CSLO에 기록동작을 수행하게 된다. 이때, 상기 컬럼어드레스 CAO을 입력하여 컬럼선택라인 CSLO을 선택하는 경로는 일반적인 컬럼프리디코더와 컬럼디코딩을 통하여 이루어진다. 상기의 동작과 병렬로 동기클럭 CLK이 상승에지시에 세팅된 입력 데이타 DIN은 데이타 입력 버퍼 26를 통하여 씨모오스 레벨로 변환되어 기록드라이버 28를 거쳐 해당하는 입출력선쌍 IO/IOB로 전송된다.When the external synchronous clock CLK is at the rising edge, when the write control signal WEB (here, B means BAR and the complementary signal of the write control signal WE which activates the logic high state) is activated low, the corresponding cycle is activated. Defines the recording mode. Therefore, the sync clock CLK performs a write operation on the column select line CSLO selected by the column address CAO upon rising edge. At this time, the path for selecting the column selection line CSLO by inputting the column address CAO is made through a general column predecoder and column decoding. In parallel with the above operation, the input data DIN in which the synchronous clock CLK is set on the rising edge is converted to the CMOS level through the data input buffer 26 and transferred to the corresponding input / output line pair IO / IOB via the write driver 28.
제2도의 타이밍도에 도시된 바와 같이 데이타 DIN를 연속적으로 기록시 상기의 기록 동작이 반복되는데, 바뀐 컬럼어드레스 CA1에 의해 컬럼선택라인 CSLO가 먼저 디스에이블되고, 컬럼선택라인 CSL1이 인에이블된다. 이때, 상기 컬럼선택라인 CSLO과 CSL1의 오버랩 선택을 없애기 위해 제2도에 도시된 바와 같이 일정시간 T1을 갖도록 컬럼 디코더가 제어된다. 컬럼선택라인 CSLO에 데이타 입력 DIN1의 기록을 막기 위해서는 컬럼선택라인 CSLO이 디스에이블된 후에 입출력선쌍 IO/IOB에 데이타 DIN1을 입력시켜야 하는데, 고용량 고주파수 메모리에서는 입출력선쌍 IO/IOB의 길이가 매우 길고, 상대적으로 많은 컬럼선택게이트들이 연결되어 있어 기생캐패시턴스 및 저항이 커지고 있다. 상기와 같이 입출력선쌍 IO/IOB의 길이가 매우 길어 기생캐패시턴스와 저항이 증가되면 제2도에 도시되어진 바와 같이 입출력선쌍 IO/IOB간의 데이타를 플립(Flip)하는데 매우 긴시간이 소요된다. 상기와 같이 입출력선쌍 IO/IOB의 데이타의 플립이 느리면, 그 만큼 기록에 필요로하는 시간이 더 필요로 하게 되어 최소 기록 싸이클이 그만큼 길어져 고주파수 동작을 제한하는 요소로 대두된다.When the data DIN is continuously recorded as shown in the timing diagram of FIG. 2, the above recording operation is repeated. The column selection line CSLO is first disabled by the changed column address CA1, and the column selection line CSL1 is enabled. At this time, the column decoder is controlled to have a predetermined time T1 as shown in FIG. 2 to eliminate the overlap selection of the column selection line CSLO and CSL1. To prevent data from being written to column select line CSLO, data DIN1 must be input to I / O line pair IO / IOB after column select line CSLO is disabled.In high-capacity high-frequency memory, the length of I / O line pair IO / IOB is very long, Relatively many column select gates are connected, increasing parasitic capacitance and resistance. As described above, when the length of the input / output pair IO / IOB is very long and the parasitic capacitance and the resistance are increased, it takes a very long time to flip the data between the input / output pair IO / IOB. As described above, when the flip of the data of the input / output pair IO / IOB is slow, the time required for writing is further increased, and the minimum writing cycle is longer, which is a factor limiting the high frequency operation.
또한, 제1도와 같은 구성을 갖는 동기식 다이나믹 반도체 메모리 장치는 데이타를 연속적으로 기록시 데이타 입출력선쌍 DIO/DIOB 및 입출력선쌍 IO/IOB를 풀전원전압(Full Vcc)의 레벨로 플립한다. 예를들면, 데이타 입출력선쌍 DIO/DIOB 및 입출력선쌍 IO/IOB간의 전압을 전원전압 Vcc의 레벨에서 0볼트 혹은 0볼트에서 전원전압 Vcc의 레벨로 플립함으로써 전력소모가 매우 큰 문제점이 발생한다. 고용량, 고주파수 메모리인 경우에는 동시에 기록하여야 하는 데이타 비트수가 64비트 혹은 128비트등으로 매우 많으므로 상기와 같이 데이타 입출력선쌍 DIO/DIOB 및 입출력선쌍 IO/IOB의 전압을 풀전원전압으로 플립하는 경우에는 큰전류가 흐르게되어 전류소모가 많은 문제점이 발생된다.In addition, the synchronous dynamic semiconductor memory device having the configuration as shown in FIG. 1 flips the data input / output line pair DIO / DIOB and the input / output line pair IO / IOB to the level of the full power supply voltage (Full Vcc) when data is continuously written. For example, a very large power consumption problem occurs when the voltage between the data input / output line pair DIO / DIOB and the input / output line pair IO / IOB is flipped from the level of the power supply voltage Vcc to the level of the power supply voltage Vcc at 0 volts or 0 volts. In the case of high-capacity and high-frequency memory, the number of data bits to be written at the same time is very large, such as 64 bits or 128 bits. Therefore, when flipping the voltages of the data input / output line pair DIO / DIOB and the input / output line pair IO / IOB to full power voltage as described above Large current flows, causing a lot of current consumption problems.
본 발명은 고용량 고주파수 메모리에서 기록시간을 단축하고, 데이타를 기록시의 전류소모를 감소시키는 반도체 메모리 장치를 제공함에 있다.SUMMARY OF THE INVENTION The present invention provides a semiconductor memory device which shortens the writing time in a high capacity high frequency memory and reduces the current consumption when writing data.
본 발명의 다른 목적은 기록시 동기클럭에 동기하여 데이타 입출력선쌍 및 입출력선쌍의 전위를 등화토록 제어하는 회로를 제공함에 있다.Another object of the present invention is to provide a circuit for equalizing the potential of a data input / output line pair and an input / output line pair in synchronization with a synchronous clock during writing.
상기의 목적을 달성하기 위한 본 발명은 외부의 클럭에 동기되어 동작되는 반도체 메모리 장치에 있어서, 메모리셀이 접속되는 비트라인쌍과, 입출력라인쌍과, 컬럼선택신호의 입력에 응답하여 상기 비트라인쌍과 상기 입출력라인쌍을 접속하는 컬럼선택게이트수단과, 외부로부터 입력되는 데이타의 레벨을 씨모오스레벨로 변환하여 데이타 입출력선쌍으로 출력하는 데이타 버퍼와, 상기 데이타 입출력선쌍의 신호를 상기 입출력선쌍으로 드라이브하는 기록드리이버와, 기록 모드시 상기 클럭에 동기하여 발생되는 제어클럭에 응답하여 상기 데이타 입출력선쌍 및 입출력선쌍의 전압을 메모리 장치의 전원전압의 하프레벨로 등화하는 등화수단으로 구성함을 특징으로한다.According to an aspect of the present invention, a semiconductor memory device operating in synchronization with an external clock includes: a bit line pair to which memory cells are connected, an input / output line pair, and a bit line in response to an input of a column selection signal. Column select gate means for connecting the pair and the input / output line pairs, a data buffer for converting the level of data input from the outside into a sea level and outputting the data input / output line pairs, and the signal of the data input / output line pairs to the input / output line pairs. And a write driver for driving and equalizing means for equalizing the voltage of the data input / output line pair and the input / output line pair to a half level of the power supply voltage of the memory device in response to a control clock generated in synchronization with the clock in the write mode. do.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명한다. 본 발명의 실시예에 관한 도면들중에서 전술한 제1도의 구성요소와 실질적으로 동일한 구성과 기능을 가진 것들에는 그것들과 동일한 참조부호를 사용할 것이다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the drawings of the embodiments of the present invention, those having substantially the same configuration and function as those of the above-described FIG. 1 will use the same reference numerals.
제3도는 본 발명에 따른 반도체 메모리 장치의 데이타 기록 회로도로서, 이는 기록 동작시에만 동작하여 데이타 입력 버퍼 26와 기록드라이버 28간에 접속된 데이타 입출력선쌍 DIO/DIOB와, 상기 기록드라이버 28와 셀어레이 14가 접속된 비트라인선쌍 BL/BLB에 연결되어지는 입출력선쌍 IO/IOB의 전압을 전원전압의 ½의 레벨로 등화하는 수단을 포함하여 구성된다.3 is a data write circuit diagram of a semiconductor memory device according to the present invention, which operates only during a write operation and is connected to a data input / output line pair DIO / DIOB connected between the data input buffer 26 and the write driver 28, and the write driver 28 and the cell array 14 And means for equalizing the voltage of the input / output line pair IO / IOB connected to the connected bit line line pair BL / BLB to a level of ½ of the power supply voltage.
제4a도, 제4b도, 제4c도 및 제4d도는 제2도에 도시된 제1, 제2펄스 발생기의 상세도와, 입출력선쌍 등화회로 및 데이타 입출력선쌍의 등화회로의 실시예시도이다.4A, 4B, 4C, and 4D are detailed views of the first and second pulse generators shown in FIG. 2, and an exemplary embodiment of the equalization circuit of the input / output line pair equalization circuit and the data input / output line pair.
제5도는 제2도의 회로에 데이타를 기록시의 동작 타이밍도이다.5 is an operation timing diagram when data is written to the circuit of FIG.
지금, 제5도에 도시된 바와 같이 외부로부터 입력되는 클럭 CLK에 동기하여 컬럼어드레스 CAO와 데이타 DIN이 컬럼디코더와 데이타 입력 버퍼 26로 입력되는 상태에서 기록제어신호 WEB가 로우로 활성화되면 제3도의 반도체 메모리 장치는 기록모드로 동작된다. 상기와 같이 외부의 클럭 CLK이 입력되는 상태에서 기록제어신호 WEB가 로우로 활성화되면 상기 클럭 CLK의 매 싸이클 마다 제5도와 같은 제어클럭 ΦWPP이 발생된다. 상기와 같은 제어클럭 ΦWPP은 상기 클럭 CLK의 상승에지에 응답하여 소정시간동안 하이의 상태를 갖는 펄스로서 이는 용이하게 발생시킬 수 있다.Now, as shown in FIG. 5, when the write control signal WEB is activated low in the state in which the column address CAO and the data DIN are input to the column decoder and the data input buffer 26 in synchronization with the clock CLK inputted from the outside, FIG. The semiconductor memory device is operated in the write mode. When the write control signal WEB is activated low while the external clock CLK is input as described above, the control clock φWPP as shown in FIG. 5 is generated for every cycle of the clock CLK. The control clock? WPP as described above is a pulse having a high state for a predetermined time in response to the rising edge of the clock CLK, which can be easily generated.
상기와 같이 발생된 제어클럭 ΦWPP은 제4a도와 같이 구성된 제1펄스 발생기 30와 제2펄스 발생기 34의 입력노드에 짝수개의 인버터로 구성된 인버터체인 38, 46로 공급된다. 이때, 제1펄스발생기 30의 인버터체인 38은 2개의 인버터가 직렬 접속되어 구성된 것이다. 상기 인버터체인 38에 의해 지연된 제어클럭 ΦWPP은 두입력 낸드게이트 42의 일측 노드로 공급됨과 동시에 3개의 인버터가 직렬접속된 인버터체인 40의 입력노드로 제공된다. 따라서, 상기 낸드게이트 42는 지연된 제어클럭 ΦWPPB와 상기 지연된 제어클럭 ΦWPPB보다 더욱 지연을 갖는 제어클럭 ΦWPP을 논리곱하여 원솥의 로우 펄스를 발생하며, 이는 출력노드의 인버터 44에 의해 제5도 EQP1과 같은 제1등화펄스로 출력된다.The control clock φWPP generated as described above is supplied to the input nodes 38 and 46 of an even number of inverters to the input nodes of the first pulse generator 30 and the second pulse generator 34 configured as shown in FIG. 4a. At this time, the inverter chain 38 of the first pulse generator 30 is composed of two inverters connected in series. The control clock φWPP delayed by the inverter chain 38 is supplied to one node of the two input NAND gates 42 and is provided to the input node of the inverter chain 40 in which three inverters are connected in series. Accordingly, the NAND gate 42 multiplies the delayed control clock ΦWPPB and the control clock ΦWPP having a delay more than the delayed control clock ΦWPPB to generate a low pulse of the original pot, which is generated by the inverter 44 of the output node as shown in FIG. It is output as the first equalizing pulse.
한편, 제2펄스발생기 34의 구성은 상기 제1펄스발생기 32의 지연시간보다 지연이 더욱 클 뿐 그 구성 및 동작은 동일하다. 따라서, 상기 제2펄스발생기 34는 제어클럭 ΦWPP의 입력에 의해 제5도와 같이 제1등화펄스 EQP1 보다 더 지연되고, 하이의 듀레이션이 큰 제2등화펄스 EQP2를 발생한다.On the other hand, the configuration of the second pulse generator 34 is larger than the delay time of the first pulse generator 32 but the configuration and operation are the same. Accordingly, the second pulse generator 34 is delayed more than the first equalized pulse EQP1 by the input of the control clock .phi.WPP, as shown in FIG. 5, and generates a second equalized pulse EQP2 having a large duration of high.
상기와 같이 발생된 제1등화펄스 EQP1과 제2등화펄스 EQP2는 제4c도와 제4d도와 같이 데이타 입출력선쌍 DIO/DIOB의 사이에 드레인 및 소오스가 접속된 엔모오스 트랜지스터의 게이트로 각각 입력된다. 상기 엔모오스 트랜지스터들 각각은 제3도에 도시된 데이타 입출력선쌍 등화기 32와 입출력선쌍 등화기 36에 대응하는 것으로서, 이는 또다르게 구성될 수 있다. 상기 엔모오스 트랜지스터가 제5도와 같은 제1등화펄스 EQP1에 의해 턴온되면 전원전압 Vcc과 접지전압 Vss의 레벨로 래치된 데이타 입출력선 DIO와 DIOB들의 레벨은 외부로부터의 전류공급이 없이 ½·Vcc의 레벨로 등화된다.The first equalized pulse EQP1 and the second equalized pulse EQP2 generated as described above are respectively input to the gates of the NMOS transistors having drains and sources connected between the data input / output line pairs DIO / DIOB as shown in FIGS. 4C and 4D. Each of the NMOS transistors corresponds to the data input / output line pair equalizer 32 and the input / output line pair equalizer 36 shown in FIG. 3, which may be configured differently. When the NMOS transistor is turned on by the first equalizing pulse EQP1 as shown in Fig. 5, the level of the data input / output lines DIO and DIOB latched at the level of the power supply voltage Vcc and the ground voltage Vss is ½Vcc without supplying current from the outside. Equalized to level.
상기와 같이 데이타 입출력 라인 상기 IO/IOB가 등화된 상태에서 제1등화펄스 EQP1이 로우로 된후 데이타 DINO가 논리 1의 상태로 입력되면, 데이타 입력 버퍼 26는 이를 씨모오스 레벨로 변환하여 데이타 입출력선쌍 DIO/DIOB로 전원전압 Vcc과 접지전압 Vss를 출력한다. 이때, 상기 데이타 입출력선 DIO와 DIOB들의 레벨은 제5도와 같이 ½·Vcc의 레벨로 등화된 상태임으로 데이타 입출력선 DIO의 레벨은 ½·Vcc에서 Vcc레벨로 디벨로프되어 전송되고, 데이타 입출력선 DIOB의 레벨은 ½·Vcc에서 접지전압 Vss의 레벨로 디벨로프되어 기록드라이버로 전송된다. 따라서, 종래와 같이 풀전원전압과 접지전압으로 혹은 이와 반대로 레벨이 플립할때에 비하여 기록 데이타의 전송속도는 빠르게되고, 전류소모도 ½로 감소된다.As described above, when data DINO is input to the logic 1 state after the first equalizing pulse EQP1 becomes low while the IO / IOB is equalized, the data input buffer 26 converts the data input / output line to the CMOS level to convert the data input / output line pairs. Output power supply voltage Vcc and ground voltage Vss to DIO / DIOB. At this time, the level of the data input / output line DIO and DIOB is equalized to the level of ½ · Vcc as shown in FIG. 5, so that the level of the data input / output line DIO is developed from ½ · Vcc to the Vcc level and transmitted, and the data input / output line DIOB The level of is enveloped at ½ · Vcc to the level of ground voltage Vss and is sent to the write driver. Therefore, the transfer speed of the write data is faster and the current consumption is reduced to ½ as compared to when the level is flipped to the full power supply voltage and the ground voltage or vice versa as in the related art.
한편, 상기와 마찬가지로 제2등화펄스 EQP2가 하이로 되면, 엔모오스 트랜지스터가 턴온되어 기록드라이버 28의 출력라인인 입출력라인 IO, IOB의 전위가 등화된다. 이때, 상기 입출력선쌍 IO, IOB의 레벨은 메모리셀로부터 데이타를 리이드후 첫번째로 데이타를 기록하기 전까지 Vcc-Vtn의 레벨과 접지전압 Vss의 레벨로 유지되기 때문에 엔모오스 트랜지스터의 턴온에 의해 등화된후에는의 레벨을 유지한다. 이후, 상기 제2등화펄스 EQP2가 로우로 되고 기록드라이버로부터 데이타 DINO가 출력되면의 레벨로 등화된 입출력선 IO와 IOB는 각각 전원전압 Vcc와 접지전압의 레벨로 디벨로프되어 메모리 블럭내의 컬럼선택게이트들 20,22의 드레인으로 각각 전달된다. 따라서, 기록드라이버 28에 접속된 입출력선쌍 IO/IOB상의 데이타 전달속도도 매우 빠르게되며, 전류소모도 등화레벨에서 데이타 전송레벨로 디벨로프됨으로써 풀전원전압과 접지전압의 레벨로 플립하여 전송하는 경우에 비하여 전류소모도 약 ½로 줄일 수 있게된다.On the other hand, as described above, when the second equalizing pulse EQP2 becomes high, the NMOS transistor is turned on to equalize the potentials of the input / output lines IO and IOB, which are output lines of the write driver 28. In this case, the level of the input / output line pair IO and IOB is maintained at the level of Vcc-Vtn and the level of ground voltage Vss until the data is first written after reading data from the memory cell. Is To keep the level. Subsequently, when the second equalization pulse EQP2 goes low and the data DINO is output from the write driver. The input and output lines IO and IOB equalized at the level of < RTI ID = 0.0 > of < / RTI > Therefore, the data transfer rate on the input / output wire pair IO / IOB connected to the recording driver 28 is also very fast, and the current consumption is developed from the equalization level to the data transfer level so that the data can be flipped and transferred to the full power supply voltage and the ground voltage level. In comparison, the current consumption can be reduced to about ½.
상술한 바와 같이 본 발명은 데이타 입출력선쌍 DIO/DIOB과 입출력라인선쌍 IO, IOB의 전위를 기록모드로 입력되는 클럭에 동기하여 순차적으로 등화하고, 입력 데이타에 레벨에 대응하여 디벨로프함으로써 고용량 메모리등과 같이 데이타입출력선의 길이가 매우 길고 동시에 여러 비트의 데이타를 기록하는 경우 전류소모를 ½로 감소시킬 수 있다. 또한, 데이타 입출력선쌍 DIO, DIOB과 입출력라인선쌍 IO, IOB의 레벨 전위를 고속으로 변환 시킬수 있어 고주파수 동작에 적합한 이점이 있다.As described above, the present invention sequentially equalizes the potentials of the data input / output line pair DIO / DIOB, the input / output line pair IO, and the IOB in synchronization with a clock inputted in the recording mode, and develops the input data according to the level, thereby developing a high capacity memory and the like. As such, when the data input / output line is very long and writes multiple bits of data at the same time, current consumption can be reduced to ½. In addition, the level potentials of the data input / output line pairs DIO, DIOB and the input / output line pairs IO, IOB can be converted at high speed, which is suitable for high frequency operation.
Claims (7)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950028410A KR0154724B1 (en) | 1995-08-31 | 1995-08-31 | Data write control circuit of semiconductor memory apparatus |
Applications Claiming Priority (1)
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| KR1019950028410A KR0154724B1 (en) | 1995-08-31 | 1995-08-31 | Data write control circuit of semiconductor memory apparatus |
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| KR970012704A KR970012704A (en) | 1997-03-29 |
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ID=19425753
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Cited By (1)
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|---|---|---|---|---|
| KR100857443B1 (en) * | 2007-04-12 | 2008-09-10 | 주식회사 하이닉스반도체 | Semiconductor memory apparatus having a synchronous delay unit |
-
1995
- 1995-08-31 KR KR1019950028410A patent/KR0154724B1/en not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100857443B1 (en) * | 2007-04-12 | 2008-09-10 | 주식회사 하이닉스반도체 | Semiconductor memory apparatus having a synchronous delay unit |
| US7656722B2 (en) | 2007-04-12 | 2010-02-02 | Hynix Semiconductor Inc. | Semiconductor memory apparatus including synchronous delay circuit unit |
Also Published As
| Publication number | Publication date |
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| KR970012704A (en) | 1997-03-29 |
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