KR0151023B1 - Moving compensation circuit for mpeg decoder - Google Patents
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Abstract
본 발명은 MPEG 디코더의 동보상회로에 관한 것으로서, 참조 프레임 데이타가 입력되는 입력단자 ; 입력단자에 입력되는 제1참조 프레임의 데이타와 제2참조 프레임의 데이타를 가산하기 위한 제1가산기 ; 제1가산기의 결과를 라이트 시프팅하기 위한 시프터 ; 순방향 또는 역방향 참조 이거나 제1참조 프레임인 경우에는 입력단자에 입력되는 데이타를 선택하고 그외에는 시프터의 결과를 선택하기 위한 제1스위치 ; 순방향 및 역방향 참조시에는 제1스위치의 출력을 선택하고 그외에는 제로값을 선택하는 제2스위치 ; 역디시티의 결과를 저장하는 제1버퍼메모리 ; 동보상을 하지 않거나 제1참조 프레임인 경우에는 제로값을 선택하고 그 외에는 제1버퍼메모리에 저장된 역 디시티 결과를 선택하기 위한 제3스위치 ; 제2 및 제3스위치의 출력을 가산하는 제2가산기 ; 제2가산기의 출력을 소정 값으로 클리핑하는 클리핑수단 ; 및 클리핑된 결과를 동보상인 데이타로 저장하고 저장된 데이타를 제1가산기의 제2참조 프레임의 데이타로 제공하기 위한 제2버퍼메모리를 구비한 것을 특징으로 한다.The present invention relates to a broadcast compensation circuit of an MPEG decoder, comprising: an input terminal to which reference frame data is input; A first adder for adding data of the first reference frame and data of the second reference frame input to the input terminal; A shifter for light shifting the result of the first adder; A first switch for selecting data inputted to an input terminal in a forward or backward reference or a first reference frame and selecting a result of a shifter; A second switch for selecting an output of the first switch and a zero value for forward and reverse reference; A first buffer memory for storing the result of inversedity; A third switch for selecting a zero value in case of no compensation or in case of the first reference frame and selecting an inverse diversity result stored in the first buffer memory; A second adder for adding outputs of the second and third switches; Clipping means for clipping the output of the second adder to a predetermined value; And a second buffer memory for storing the clipped result as data that is equally compensated and providing the stored data as data of a second reference frame of the first adder.
따라서, 본 발명에서는 MPEG 디코더 동보상회로를 간단하게 구성할 수 있다.Therefore, in the present invention, the MPEG decoder dynamic compensation circuit can be easily configured.
Description
[발명의 명칭][Name of invention]
엠피이지(MPEG) 디코더의 움직임 보상회로Motion Compensation Circuit of MPEG Decoder
[발명의 명칭][Name of invention]
제1도는 종래의 MPEG 디코더의 움직임 보상회로를 나타낸 회로도.1 is a circuit diagram showing a motion compensation circuit of a conventional MPEG decoder.
제2도는 본 발명에 의한 MPEG 디코더의 움직임 보상회로를 나타낸 회로도.2 is a circuit diagram showing a motion compensation circuit of the MPEG decoder according to the present invention.
[발명의 상세한 설명]Detailed description of the invention
본 발명은 MPEG 디코더에 관한 것으로서, 특히 회로구성을 간략하게 할 수 있는 MPEG 디코더의 움직임 보상회로에 관한 것이다.The present invention relates to an MPEG decoder, and more particularly, to a motion compensation circuit of an MPEG decoder capable of simplifying a circuit configuration.
MPEG은 디지탈 동화상의 압축부호화를 위한 국제적인 표준안이다. MPEG방식에서는 동화상의 압축부호화를 위해 시간 중복성을 제거하기 위한 움직임 추출 및 보상과 공간 중복성을 제거하기 위한 디시티변환을 채택하고 있다. 따라서, 이와같이 압축부호화된 디지탈 동화상 데이타를 복원하기 위한 MPEG 디코더에서는 비트스트림을 입력하여 가변길이 디코딩, 역양자화, 역디시티 및 동보상 과정을 거쳐서 원래의 동화상을 복원한다.MPEG is an international standard for the compression encoding of digital moving pictures. The MPEG method adopts motion extraction and compensation to remove temporal redundancy for compression encoding of moving images, and a deity transform to remove spatial redundancy. Therefore, the MPEG decoder for restoring the compressed coded digital moving picture data restores the original moving picture through a variable length decoding, inverse quantization, inversedity, and dynamic compensation by inputting a bitstream.
이와같은 MPEG디코더는 프레임 메모리를 제외한 가변길이 디코딩, 역양자화, 역디시티 및 동보상을 위한 기능들을 하나의 칩상에 집적화시킨 LSI로 구성되고 있다. 따라서, MPEG 디코더 LSI의 설계에서는 집적도를 향상시키고 외부 메모리와의 신호전송을 원활하게 하기 위하여 각 기능부들의 회로 간략화를 위해 부단히 연구개발하고 있다.The MPEG decoder is composed of LSIs integrating functions for variable length decoding, inverse quantization, inverse diversity and dynamic compensation except frame memory on one chip. Accordingly, in the design of the MPEG decoder LSI, research and development have been continuously conducted to simplify circuits of the functional units in order to improve the degree of integration and to facilitate signal transmission with an external memory.
본 발명의 목적은 이와같은 종래 기술의 문제점을 해결하기 위하여 MPEG 디코더 LSI의 집적도를 높이고 외부 메모리와의 신호전송을 원활하게 하기 위해 회로구성이 간단한 동보상회로를 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a dynamic compensation circuit having a simple circuit configuration in order to improve the integration of the MPEG decoder LSI and to smoothly transmit a signal to an external memory in order to solve the problems of the related art.
상기 목적을 달성하기위하여 본 발명의 동보상회로는 참조 프레임 데이타가 입력되는 입력단자 ; 입력단자에 입력되는 제1참조 프레임의 데이타와 제2참조 프레임의 데이타를 가산하기 위한 제1가산기 ; 제1가산기의 결과를 라이트 시프팅하기 위한 시프터 ; 순방향 또는 역방향참조 이거나 제1참조 프레임인 경우에는 입력단자에 입력되는 데이타를 선택하고 그외에는 시프터의 결과를 선택하기 위한 제1스위치 ; 순방향 및 역방향 참조시에는 제1스위치의 출력을 선택하고 그외에는 제로값을 선택하는 제2스위치 ; 역디시티의 결과를 저장하는 제1버퍼메모리 ; 동보상을 하지 않거나 제1참조 프레임인 경우에는 제로값을 선택하고 그 외에는 제1버퍼메모리에 저장된 역 디시티 결과를 선택하기 위한 제3스위치 ; 제2 및 제3 스위치의 출력을 가산하는 제2가산기 ; 제2가산기의 출력을 소정 값으로 클리핑하는 클리핑수단 ; 및 클리핑된 결과를 동보상된 데이타로 저장하고 저장된 데이타를 제1가산기의 제2참조 프레임의 데이타로 제공하기 위한 제2버퍼메모리를 구비한 것을 특징으로 한다.In order to achieve the above object, the dynamic compensation circuit of the present invention comprises: an input terminal to which reference frame data is input; A first adder for adding data of the first reference frame and data of the second reference frame input to the input terminal; A shifter for light shifting the result of the first adder; A first switch for selecting data inputted to an input terminal in the case of forward or backward reference or a first reference frame, and selecting a result of a shifter; A second switch for selecting an output of the first switch and a zero value for forward and reverse reference; A first buffer memory for storing the result of inversedity; A third switch for selecting a zero value in case of no compensation or in case of the first reference frame and selecting an inverse diversity result stored in the first buffer memory; A second adder for adding outputs of the second and third switches; Clipping means for clipping the output of the second adder to a predetermined value; And a second buffer memory for storing the clipped result as the compensated data and providing the stored data as data of the second reference frame of the first adder.
이하 첨부된 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
MPEG에서 움직임 보상은 전방과 후방의 두가지 방향에서 이루어진다.In MPEG, motion compensation is done in two directions, forward and backward.
이 두방향의 참조값과 역디시티된 에러값으로 재구축된 새로운 화상을 얻는다. 이때 일어날 수 있는 경우의 수는 모두 7가지로 다음과 같다.A new image is reconstructed with the reference values in these two directions and the error value reversed. The number of cases that can occur is seven as follows.
1) 전방 참조1) forward reference
2) 후방 참조2) backward reference
3) 전방 및 후방 참조3) forward and backward references
4) 전방 및 역디시티 참조4) See forward and reverse
5) 후방 및 역디시티 참조5) See rear and reverse
6) 전방 및 후방, 역디시티 참조6) See front and rear, reversedity
7) 역디시티 참조7) Reverse Dity
여기서 전방과 후방의 참조는 보상과정의 관점에서는 동일한 과정이므로 한가지로 할 수 있다. 따라서, 실제의 구성은 1)과 2)가 같고 4)와 5)가 동일하므로 5가지의 경우로 구성할 수 있다.In this case, the forward and backward references are the same in terms of the compensation process, and thus may be one. Therefore, the actual configuration can be configured in five cases because 1) and 2) are the same and 4) and 5) are the same.
제1도를 참조하면, 종래의 동보상회로는 전방과 후방의 두개의 참조 프레임이 몇개의 메모리에 저장되어 있는 구성으로 되어 있다. 즉, 제1참조 프레임 데이타가 입력되는 제1입력단자(10)와, 제2참조 프레임 데이타가 입력되는 제2입력단자(12)와, 제1참조 프레임의 경우에 제1입력단자에 인가되는 데이타를 선택하고 그외에는 제로값을 선택하는 제1스위치(14)와, 제2참조 프레임의 경우에 제2입력단자에 인가되는 데이타를 선택하고 그외에는 제로값을 선택하는 제2스위치(16)와, 제1 및 제2스위치들(14, 16)에 입력되는 제1참조 프레임의 데이타 또는 제로값과, 제2참조 프레임의 데이타 또는 제로값을 가산하기 위한 제1가산기(18)와, 제1가산기의 결과를 라이트 시프팅하기 위한 시프터(20)와, 전방 또는 후방 참조인 경우에는 가산기의 출력 데이타를 선택하고 후방 또는 전방 참조인 경우에는 시프터(20)의 결과를 선택하기 위한 제3스위치(22)와, 역디시티의 결과를 저장하는 제1버퍼메모리(24)와, 스킵되는 메크로블럭인 경우에는 제로값을 선택하고 그 외에는 제1버퍼 메모리(24)에 저장된 역 디시티 결과를 선택하기 위한 제4스위치(26)와, 제3 및 제4스위치(22, 24)의 출력을 가산하는 제2가산기(28)와, 제2가산기(28)의 출력을 소정 값으로 클리핑하는 클리핑수단(30)와, 클리핑된 결과를 동보상된 데이타로 저장하고 저장된 데이타를 디스프레이 또는 참조 프레임 테이타로 제공하기 위한 제2버퍼메모리(32)를 포함한다.Referring to FIG. 1, the conventional compensating circuit has a configuration in which two reference frames, front and rear, are stored in several memories. That is, the first input terminal 10 to which the first reference frame data is input, the second input terminal 12 to which the second reference frame data is input, and the first input terminal are applied to the first input terminal in the case of the first reference frame. A first switch 14 for selecting data and selecting a zero value else, and a second switch 16 for selecting data applied to a second input terminal in the case of a second reference frame and otherwise selecting a zero value And a first adder 18 for adding data or zero values of the first reference frame input to the first and second switches 14 and 16, and data or zero values of the second reference frame. A third switch for selecting the shifter 20 for light shifting the result of the adder, and for selecting the output data of the adder for the forward or backward reference, and for the result of the shifter 20 for the backward or forward reference 22, and a first buffer memory 24 for storing the result of the inversedity. ), A fourth switch 26 for selecting a zero value in the case of the skipped macroblock, and an inverse diversity result stored in the first buffer memory 24, and third and fourth switches 22. And a second adder 28 for adding the output of 24, a clipping means 30 for clipping the output of the second adder 28 to a predetermined value, and storing the clipped result as compensatory data. A second buffer memory 32 for providing a to a display or reference frame data.
그러나, 메모리의 효율적인 이용과 집적회로화를 위한 단자수의 축소를 고려할 때, 두개의 참조 프레임은 하나의 메모리영역을 나누어 저장하는 것이 효율적이다. 이 경우 제1참조 프레임 단자의 전단 또는 제2참조 프레임 단자의 전단에 버퍼 메모리를 두어 데이타를 저장해 놓아야 한다.However, considering the efficient use of the memory and the reduction of the number of terminals for the integrated circuit, it is efficient to store two reference frames in one memory area. In this case, data must be stored in a buffer memory in front of the first reference frame terminal or in front of the second reference frame terminal.
본 발명은 이러한 경우 회로를 최소화하며 동일 기능을 얻기 위한 것이다.The present invention aims to minimize the circuitry in this case and to achieve the same function.
본 발명은 움직임 보상후에 이를 다시 참조 프레임에 저장하기 위하여 버퍼가 필요함을 이용하여 이 버퍼를 참조 프레임의 데이타를 저장하는 데 사용한다. 또한, 데이타 패스를 최소화 하기 위하여 가산기 및 클리핑회로를 필요시 데이타 패스로 이용하도록 한다.The present invention uses this buffer to store the data of the reference frame by utilizing a buffer to store it again in the reference frame after motion compensation. In addition, to minimize the data path, an adder and a clipping circuit are used as the data path if necessary.
제2도는 본 발명에 의한 MPEG데코더의 동보상회로를 나타낸다. 제2도의 동보상회로는 참조 프레임 데이타가 입력되는 입력단자(40)와, 입력단자(40)에 입력되는 제1참조 프레임의 데이타와 제2참조 프레임의 데이타를 가산하기 위한 제1가산기(42)와, 제1가산기(42)의 결과를 라이트 시프팅하기 위한 시프터(44)와, 전방 또는 후방 참조이거나 제1참조 프레임인 경우에는 입력단자(40)에 입력되는 데이타를 선택하고 그외에는 시프터(44)의 결과를 선택하기 위한 제1스위치(46)와, 전방 및 후방 참조시에는 제1스위치(46)의 출력을 선택하고 그외에는 제로값을 선택하는 제2스위치(48)와, 역디시티의 결과를 저장하는 제1버퍼메모리(50)와, 동보상을 하지 않거나 제1참조 프레임인 경우에는 제로값을 선택하고 그 외에는 제1버퍼메모리(50)에 저장된 역디시티 결과를 선택하기 위한 제3스위치(52)와, 제2 및 제3스위치들(46, 48)의 출력을 가산하는 제2가산기(54)와, 제2가산기(54)의 출력을 소정 값으로 클리핑하는 클리핑수단(56)와, 클리핑된 결과를 동보상된 데이타로 저장하고 저장된 데이타를 제1가산기(42)의 제2참조 프레임의 데이타 또는 디스플레이 데이타로 제공하기 위한 제2버퍼메모리(58)를 포함한다.2 shows a dynamic compensation circuit of an MPEG decoder according to the present invention. The compensating circuit of FIG. 2 includes an input terminal 40 to which reference frame data is input, and a first adder 42 for adding data of a first reference frame and data of a second reference frame input to the input terminal 40. ), The shifter 44 for right shifting the result of the first adder 42, and the data input to the input terminal 40 when the forward or backward reference or the first reference frame is selected, and the shifter A first switch 46 for selecting the result of (44), a second switch 48 for selecting the output of the first switch 46 for forward and backward references, and a zero value for the other values; A first buffer memory 50 for storing the result of the city and a zero value if no compensation is performed or the first reference frame is selected, and for selecting the inversedity result stored in the first buffer memory 50 otherwise. Output of the third switch 52 and the second and third switches 46 and 48 A second adder 54 for adding, a clipping means 56 for clipping the output of the second adder 54 to a predetermined value, and storing the clipped result as compensatory data and storing the stored data in the first adder 42; A second buffer memory 58 for providing data or display data of a second reference frame.
이와같이 구성된 본 발명의 동보상회로는 5가지 경우에 대해 다음과 같이 동작한다.The dynamic compensation circuit of the present invention configured as described above operates as follows for five cases.
1) 전방 또는 후방 참조 중 어느 한 경우만 사용하는 경우1) When using only one of the forward or backward references
제1스위치(46)과 제2스위치(48)는 단자1을 선택하게 되어 참조 프레임으로부터 오는 데이타가 제1가산기(54)로 바로 전달되도록 한다. 제3스위치(52)는 단자1을 선택하게 되어 제로값을 선택하여 역디시티로부터오는 데이타를 차단한다. 이때, 제2가산기(54)와 클리핑수단(56)은 단순한 데이타 패스가 되어 제2버퍼메모리(58)에 참조 프레임에서 오는 데이타가 바로 저장된다. (참조 프레임의 데이타는 0 = x = 255의 값을 가진다.)The first switch 46 and the second switch 48 select terminal 1 so that data from the reference frame is transferred directly to the first adder 54. The third switch 52 selects the terminal 1 and selects a zero value to block data from the inversedity. At this time, the second adder 54 and the clipping means 56 become a simple data path, and data coming from the reference frame is immediately stored in the second buffer memory 58. (The data in the reference frame has a value of 0 = x = 255.)
2) 전방 또는 후방 참조중 어느 하나와 역디시티결과를 사용하는 경우2) When using an invertedity result with either forward or backward reference
제1 및 제2스위치들(46, 48)은 1)의 경우와 동일하고 제3스위치(52)가 단자0을 선택하게 되어 제1버퍼메모리(50)으로부터 역디시티 결과가 제2가산기(54)에 제공되어 제2가산기(54)와 클리핑수단(56)이 본래의 동작을 한다.The first and second switches 46 and 48 are the same as in the case of 1), and the third switch 52 selects the terminal 0 so that the result of the reverse diversity from the first buffer memory 50 is the second adder 54. The second adder 54 and the clipping means 56 perform their original operation.
3) 전방과 후방 참조를 사용하는 경우3) When using forward and backward references
제1참조 프레임 데이타가 들어온 때는 1)의 경우와 같게 동작한다. 제2참조 프레임의 데이타가 들어올 때는 제1스위치(46)은 단자0을 선택하게 되고 제2스위치(48)와 제3스위치(52)는 단자1의 선택을 유지한다. 이때, 제2가산기(54)와 클리핑수단(56)은 데이타패스로 동작한다. (제1가산기(42)의 결과는 9비트 양수이고 이를 시프터(44)에서 시프트 라이트하면 0 = x = 255의 값을 가진다.)When the first reference frame data is input, the same operation as in 1) is performed. When data of the second reference frame comes in, the first switch 46 selects terminal 0, and the second switch 48 and the third switch 52 maintain the selection of terminal 1. At this time, the second adder 54 and the clipping means 56 operate as data paths. (The result of the first adder 42 is a 9-bit positive number and shift-writes it in the shifter 44 to have a value of 0 = x = 255.)
4) 전방과 후방 참조 및 역디시티의 결과를 사용하는 경우4) Using the results of forward and backward references and reversedity
제1참조 프레임의 데이타가 들어온 때는 1)의 경우와 같게 동작한다. 제2참조 프레임의 데이타가 들어올 때는 제1스위치(46)과 제3스위치(52)는 단자0을 선택하게 되고 제2스위치(48)는 단자1의 선택을 유지한다. 이때, 제2가산기(54)와 클리핑수단(56)은 본래의 동작을 한다.When data of the first reference frame is inputted, the same operation as in 1) is performed. When data of the second reference frame comes in, the first switch 46 and the third switch 52 select terminal 0, and the second switch 48 maintains the terminal 1 selection. At this time, the second adder 54 and the clipping means 56 perform an original operation.
5) 역디시티의 결과만을 사용하는 경우5) When using only the results of inversedity
제2스위치(48)와 제3스위치(52)는 단자0을 선택하게 된다. 이때, 제2가산기(52)는 데이타 패스로 동작하고 클리핑수단(56)은 본래의 동작을 한다.The second switch 48 and the third switch 52 select the terminal 0. At this time, the second adder 52 operates in the data path and the clipping means 56 performs its original operation.
이상과 같이 본 발명에서는 종래와 동일하게 동보상동작을 수행하면서도 필요한 메모리의 양을 줄였으며, 가산기와 클리핑수단을 데이타 패스로 사용함으로써 각각의 경우에 추가적인 데이타 패스를 필요로 하지 않는다. 그러므로, 회로 구성을 간략화 할 수 있어서 MPEG 디코더 LSI의 집적도를 향상시킬 수 있고 신호전송을 원활하게 할 수 있다.As described above, the present invention reduces the amount of memory required while performing the dynamic compensation operation as in the prior art, and does not require an additional data path in each case by using the adder and the clipping means as the data path. Therefore, the circuit configuration can be simplified, so that the integration degree of the MPEG decoder LSI can be improved and the signal transmission can be smoothed.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950006751A KR0151023B1 (en) | 1995-03-28 | 1995-03-28 | Moving compensation circuit for mpeg decoder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950006751A KR0151023B1 (en) | 1995-03-28 | 1995-03-28 | Moving compensation circuit for mpeg decoder |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960036721A KR960036721A (en) | 1996-10-28 |
| KR0151023B1 true KR0151023B1 (en) | 1998-10-15 |
Family
ID=19410736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019950006751A KR0151023B1 (en) | 1995-03-28 | 1995-03-28 | Moving compensation circuit for mpeg decoder |
Country Status (1)
| Country | Link |
|---|---|
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1995
- 1995-03-28 KR KR1019950006751A patent/KR0151023B1/en not_active IP Right Cessation
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| Publication number | Publication date |
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| KR960036721A (en) | 1996-10-28 |
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