KR0150601B1 - High speed d flip flop - Google Patents
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Abstract
본 발명은 D 플립 플롭의 동작속도를 제한하며 정보를 임시로 저장하는 스택구조로 된 래치회로를 스택구조가 없는 레이쇼우드(ratioed) 로직 기법으로 설계하여, 플립 플롭의 동작속도를 향상시키는 동시에 적은 수의 트랜지스터를 사용함으로 클록신호에 대한 부하 캐패시턴스 성분을 감소시키기 위한 것으로, 플립플롭의 입력신호(D)가 게이트에 인가되며 소오스가 공급전원(VDD)과 연결되는 P 채널 제1 MOS 트랜지스터(31)와, 상기 플립플롭의 입력신호(D)가 게이트에 인가되며 소오스가 접지된 N채널 제2 MOS 트랜지스터(33)와, 클럭신호(CLK)가 게이트에 인가되며 소오스는 상기 N채널 제2 MOS 트랜지스터(33)의 드레인과 연결되고 상기 P 채널 제1 MOS 트랜지스터(31)와 드레인을 공유하여 제1출력단자(34)로 사용되는 N채널 제1 MOS 트랜지스터(32)로 구성된 입력단(30)과 상기 입력단(30)의 제1출력단자(34)에 게이트가 연결되며 소오스가 공급전원(VDD)과 연결되는 P채널 제2 MOS 트랜지스터(41a)와 클럭신호(CLK)가 게이트에 인가되며 소오스가 접지되고 드레인이 상기 P채널 제2 MOS 트랜지스터(41a)와 공유되는 N채널 제3 MOS 트랜지스터(41b)로 이루어진 제1레이쇼우드 반전기(41)와, 상기 P채널 제2 MOS 트랜지스터(41a)의 드레인에 게이트가 연결되며 소오스가 접지된 N채널 제4 MOS 트랜지스터(42b)와 클럭신호(CLK)가 게이트에 인가되며 소오스가 공급전원(VDD)과 연결되며 상기 N채널 제4 MOS트랜지스터(41b)와 드레인을 공유하여 제2출력단자(43)로 사용되는 P채널 제3 MOS 트랜지스터(42a)로 이루어진 제2레이쇼우드 반전기(42)로 구성된 출력단(40)으로 이루어진 것을 특징으로 하는 고속 D 플립 플롭이다.The present invention limits the operation speed of the D flip-flop and designs a latch circuit with a stack structure that temporarily stores information by using a non-stacked logic method, thereby improving the operation speed of the flip flop. To reduce the load capacitance component of the clock signal by using a small number of transistors, a P-channel first MOS transistor in which an input signal D of a flip-flop is applied to a gate and a source is connected to a supply power supply V DD . 31, an N-channel second MOS transistor 33 having an input signal D of the flip-flop applied to a gate, and a source of which is grounded, and a clock signal CLK being applied to the gate, and the source being the N-channel first source. An input terminal 3 consisting of an N-channel first MOS transistor 32 connected to the drain of the 2 MOS transistor 33 and used as a first output terminal 34 by sharing a drain with the P-channel first MOS transistor 31. 0) and a P-channel second MOS transistor 41a and a clock signal CLK having a gate connected to the first output terminal 34 of the input terminal 30 and a source connected to a supply power supply V DD . A first raceway inverter 41 comprising an N-channel third MOS transistor 41b applied and having a source grounded and a drain shared with the P-channel second MOS transistor 41a, and the P-channel second MOS A N-channel fourth MOS transistor 42b having a gate connected to the drain of the transistor 41a and a source grounded and a clock signal CLK are applied to the gate, and a source connected to a supply power supply V DD . It consists of an output stage 40 composed of a second raceway inverter 42 composed of a P-channel third MOS transistor 42a which is used as the second output terminal 43 by sharing a drain with the four MOS transistors 41b. It is a high-speed D flip flop characterized in that.
Description
제1도는 종래의 D플립 플롭의 회로도.1 is a circuit diagram of a conventional D flip flop.
제2도는 본 발명 레이쇼우드 래치를 이용한 고속 D플립 플롭의 회로도.2 is a circuit diagram of a high-speed D flip flop using the present invention raceway latch.
제3도는 본 발명 레이쇼우드 래치회로도.3 is a raceway latch circuit diagram of the present invention.
제4도는 본 발명중 래치회로 각부분의 동작을 나타낸 동작도.4 is an operation diagram showing the operation of each part of the latch circuit in the present invention.
제5도는 본 발명 D플립 플롭 각부분의 동작을 나타낸 동작도.5 is an operation diagram showing the operation of each part of the present invention D flip flop.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
30 : 입력단 34 : 제1출력단자30: input terminal 34: first output terminal
40 : 출력단 43 : 제2출력단자40: output terminal 43: second output terminal
41 : 제1레이쇼우드 반전기 42 : 제2레이쇼우드 반전기41: first raceshowwood inverter 42: second raceshowwood inverter
D : 플립 플롭의 입력신호 CLK : 클럭신호D: Input signal of flip flop CLK: Clock signal
Q1: 래치회로의 입력신호 Q2: 제1레이쇼우드 반전기의 출력신호Q 1 : Input signal of the latch circuit Q 2 : Output signal of the first layout converter
Q3: 래치회로의 출력신호 QB : 플립 플롭의 출력신호Q 3 : Output signal of latch circuit QB: Output signal of flip flop
MP1∼ MP4: P 채널 MOS 트랜지스터MP 1 to MP 4 : P-channel MOS transistors
MN1∼ MN5: N 채널 MOS 트랜지스터MN 1 to MN 5 : N-channel MOS transistor
31, 41a, 42a : P 채널 제1 ∼ 3 MOS 트랜지스터31, 41a, 42a: P channel first to third MOS transistors
32, 33, 41b, 42b : N채널 제1 ∼ 4 MOS 트랜지스터32, 33, 41b, 42b: N-channel first to fourth MOS transistors
본 발명은 CMOS소자(또는 공정)를 이용한 동적구조의 D 플립 플롭에 관한 것으로, 특히 정보를 임시로 저장하는 래치회로를 트랜지스터들의 경쟁에 의해 상태가 결정되는 레이쇼우드(ratioed) 로직 기법으로 설계하여 고속의 프리스케일러(prescaler)등에 사용할 수 있는 고속 D 플립 플롭에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a D flip-flop of dynamic structure using a CMOS device (or process). Specifically, a latch circuit for temporarily storing information is designed by a ratiowise logic technique in which a state is determined by competition of transistors. The present invention relates to a high-speed D flip flop that can be used for a high speed prescaler or the like.
CMOS소자를 이용한 동적 구조를 지니는 종래의 D 플립 플롭은 제1도에 나타낸 바와같이, 입력신호(D)가 게이트에 인가되며 소오스가 공급전원(VDD)과 연결되는 트랜지스터(MP1)와, 상기 입력신호(D)가 게이트에 인가되며 소오스가 접지된 트랜지스터(MN1)와, 클럭신호(CLK)가 게이트가 인가되며 소오스가 상기 트랜지스터(MP1)의 드레인에 연결되며 드레인이 상기 트랜지스터(MN1)의 드레인에 연결되는 트랜지스터(MP2)로 구성된 입력단(10)과 클럭신호(CLK)가 게이트에 인가되며 소오스가 공급전원(VDD)에 연결되는 트랜지스터(MP3)와, 클럭신호(CLK)가 게이트에 인가되며 소오스가 접지된 트랜지스터(MN3)의 드레인에 연결되며 소오스가 상기 트랜지스터(MN3)에 연결되는 트랜지스터(MN2)로 구성된 제1반전기(21)와, 상기 제1반전기(21)의 출력이 게이트에 인가되며 소오스가 공급전원(VDD)과 연결되는 트랜지스터(MP4)와, 상기 제1반전기(21)의 출력이 게이트에 인가되며 소오스가 접지된 트랜지스터(MN5)와, 클럭신호(CLK)가 게이트에 인가되며 드레인이 상기 트렌지스터(MP4)의 드레인에 연결되며 소오스가 상기 트랜지스터(MN5)의 드레인에 연결되는 트랜지스터(MN4)로 구성된 제2반전기(22)로 이루어진 출력단(20)으로 구성되었다.In the conventional D flip-flop having a dynamic structure using a CMOS device, as shown in FIG. 1, an input signal D is applied to a gate, and a source MP 1 is connected to a supply power supply V DD . The input signal D is applied to the gate, the source of which is grounded transistor MN 1 , the clock signal CLK is applied to the gate, the source is connected to the drain of the transistor MP 1 , the drain is the transistor ( The input terminal 10 composed of the transistor MP 2 connected to the drain of the MN 1 ), the clock signal CLK is applied to a gate, and the source MP 3 connected to the supply power supply V DD , and the clock signal. CLK is applied to the gate and is connected to the drain of the transistor MN 3 whose source is grounded, and the first semi-conductor 21 comprising a transistor MN 2 , whose source is connected to the transistor MN 3 , and The output of the first inverter 21 goes to the gate And the source is supplied to the power transistor coupled with the (V DD) (MP 4) and the first output of the inverter 21 is applied to the gate of the source is grounded transistor (MN 5), a clock signal (CLK) Is applied to the gate, the drain of which is connected to the drain of the transistor (MP 4 ) and the output terminal 20 consisting of a second inverter 22 composed of a transistor (MN 4 ) whose source is connected to the drain of the transistor (MN 5 ) ).
이러한 종래 D 플립 플롭은 입력단(10)과 출력단(20)으로 구성된 이중반전 구조로 입력신호(D)가 출력신호(QB)에 바로 연결되는 경로가 형성되지 않는다.The conventional D flip-flop has a double inversion structure composed of the input terminal 10 and the output terminal 20, and thus a path for directly connecting the input signal D to the output signal QB is not formed.
클럭신호(CLK)가 1에서 0으로 바뀐 경우, 출력단(20)은 그 이전의 상태를 기억함과 동시에 입력단(10)은 다음의 출력으로 상요될 입력신호(D)를 받아들인다. 그리고 클럭신호(CLK)가 0에서 1로 바뀐 경우, 출력단(20)은 저장된 입력값에 따라 새로운 출력값을 내보내게 된다.When the clock signal CLK changes from 1 to 0, the output stage 20 stores the previous state while the input stage 10 receives the input signal D to be used as the next output. When the clock signal CLK is changed from 0 to 1, the output terminal 20 emits a new output value according to the stored input value.
또한, 상기 입력단(10)으로부터 입력되는 신호를 저장하기 위해 출력단(20)에서 스택구조를 사용하는데 이것은, 회로내의 등가 저항값을 증가시키고 이로 인하여 RC시상수(time constant)가 증가된다. 또한, 상기 RC 시상수의 증가는 D 플립 플롭의 동작속도를 제한하게 된다.In addition, a stack structure is used at the output stage 20 to store the signal input from the input stage 10, which increases the equivalent resistance value in the circuit, thereby increasing the RC time constant. In addition, increasing the RC time constant will limit the operating speed of the D flip flop.
이러한 종래 D 플립 플롭의 동작속도를 향상시키기 위해서는, 클럭신호(CLK)를 게이트 입력으로 사용하는 스위치 트랜지스터들(MP2, MP3, MN3, MN4)의 온저항값을 줄여야 하며, 이를 위해서는 각 스위치 트랜지스터들(MP2, MP3, MN3, MN4)의 크기를 증가시키여 한다. 그러나 제1도에 나타낸 바와같이, 클럭신호(CLK)를 게이트의 입력으로 사용하는 스위치 트랜지스터(MP2, MP3, MN3, MN4)의 수가 4개로 클럭신호(CLK)에 대한 부하 캐패시턴스 성분을 작게 유지하기 위해서는 상기 스위치 트랜지스터들(MP2, MP3, MN3, MN4)의 크기를 제한해야 하므로, 상기 스위치 트랜지스터(MP2, MP3, MN3, MN4)의 크기를 증가시켜 동작속도를 향상시키는데 한계가 발생하는 문제점이 있다.In order to improve the operation speed of the conventional D flip-flop, the on-resistance value of the switch transistors MP 2 , MP 3 , MN 3 and MN 4 using the clock signal CLK as a gate input should be reduced. The size of each switch transistor MP 2 , MP 3 , MN 3 , MN 4 is increased. However, as shown in FIG. 1, the load capacitance component for the clock signal CLK is four because the number of the switch transistors MP 2 , MP 3 , MN 3 , MN 4 using the clock signal CLK as the gate input is four . Since the size of the switch transistors MP 2 , MP 3 , MN 3 , MN 4 must be limited in order to keep the size small, the size of the switch transistors MP 2 , MP 3 , MN 3 , MN 4 may be increased. There is a problem that a limit occurs in improving the operation speed.
본 발명이 목적은 상기와 같은 종래의 문제점을 해결하기 위한 것으로, 레이쇼우드(ratioed) 로직 기법을 사용하여 스택구조를 피하면서 디지털 정보를 임시로 저장하는 래치회로를 설계하고 상기 래치회로를 이용하여 고속의 프리스케일러(prescaler)에 사용할 수 있는 고속 D 플립 플롭을 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to solve the conventional problems as described above, by using a latched logic technique to design a latch circuit for temporarily storing digital information while avoiding a stack structure and using the latch circuit. To provide a high-speed D flip flop that can be used in a high-speed prescaler.
이하 본 발명의 기술적 구성을 상세히 설명하면 다음과 같다.Hereinafter, the technical configuration of the present invention in detail.
본 발명 D 플립 플롭은 제2도에 나타난 바와같이, 입력신호(D)가 게이트에 인가되며 소오스가 공급전원(VDD)과 연결되는 P채널 제1 MOS 트랜지스터(31)와, 상기 입력신호(D)가 게이트에 인가되며 소오스가 접지된 N채널 제2 MOS 트랜지스터(33)와, 클럭신호(CLK)가 게이트에 인가되며 소오스는 상기 N채널 제2 MOS 트랜지스터(33)의 드레인과 연결되고 상기 P채널 제1 MOS 트랜지스터(31)와 드레인을 공유하여 제1출력단자(34)로 사용되는 N채널 제1 MOS 트랜지스터(32)로 구성된 입력단(30)과 상기 입력단(30)의 제1출력단자(34)에 게이트가 연결되며 소오스가 공급전원(VDD)과 연결되는 P채널 제2 MOS 트랜지스터(41a)와 클럭신호(CLK)가 게이트에 인가되며 소오스가 접지되고 드레인이 상기 P채널 제2 MOS 트랜지스터(41a)와 공유되는 N채널 제3 MOS 트랜지스터(41b)로 이루어진 제1레이쇼우드 반전기(41)와, 상기 P채널 제2 MOS 트랜지스터(41a)의 드레인에 게이트가 연결되며 소오스가 접지된 N채널 제4 MOS 트랜지스터(42b)와 클럭신호(CLK)가 게이트에 인가되며 소오스가 공급전원(VDD)과 연결되며 상기 N채널 제4 MOS 트랜지스터(41b)와 드레인을 공유하여 제2출력단자(43)로 사용되는 P채널 제3 MOS 트랜지스터(42a)로 이루어진 제2레이쇼우드 반전기(42)로 구성된 출력단(40)으로 이루어진 것을 그 기술적 구성상의 특징으로 한다.In the D flip-flop of the present invention, as shown in FIG. 2, the P-channel first MOS transistor 31 having an input signal D applied to a gate and a source connected to a supply power supply V DD , and the input signal ( D) is applied to the gate and the N-channel second MOS transistor 33 whose source is grounded, a clock signal CLK is applied to the gate, and the source is connected to the drain of the N-channel second MOS transistor 33 and the An input terminal 30 composed of an N-channel first MOS transistor 32 used as the first output terminal 34 by sharing a drain with the P-channel first MOS transistor 31 and the first output terminal of the input terminal 30. A P-channel second MOS transistor 41a and a clock signal CLK, to which a gate is connected to a source and a source is connected to a supply power supply V DD , are applied to a gate, a source is grounded, and a drain is connected to the P-channel second. First channel composed of an N-channel third MOS transistor 41b shared with the MOS transistor 41a A gate is connected to the showwood inverter 41, a drain of the P-channel second MOS transistor 41a, and a N-channel fourth MOS transistor 42b and a clock signal CLK having a source grounded to the gate. A second layer comprising a P-channel third MOS transistor 42a connected to a supply power supply V DD and sharing a drain with the N-channel fourth MOS transistor 41b to be used as a second output terminal 43. It is characterized by the technical configuration of the output stage 40 composed of the showwood inverter 42.
먼저, 제3도는 제2도 중에서 출력단(40)에 사용된 제1, 2레이쇼우드 반전기(41, 42)만을 나타낸 것으로, 스택구조를 형성하지 않으면서 입력신호(Q1)를 임시로 저장하는 레이쇼우드 래치회로이다. 즉, 클럭신호(CLK)가 1인 경우 출력신호(Q3)는 인가되는 입력신호(Q1)에 관계없이 이전상태를 그대로 유지하고, 클럭신호(CLK)가 0인 경우 출력신호(Q3)는 상기 입력신호(Q1)가 0이면 낮은 전압(0)을, 상기 입력신호(Q1)가 1이면 공급전압(VDD)으로 정해진 높은 전압(1)을 출력한다.First, FIG. 3 shows only the first and second raceway inverters 41 and 42 used in the output stage 40 of FIG. 2 , and temporarily inputs the input signal Q 1 without forming a stack structure. It is a raceway latch circuit to store. That is, when the clock signal CLK is 1, the output signal Q 3 maintains its previous state regardless of the input signal Q 1 applied. When the clock signal CLK is 0, the output signal Q 3 is maintained. Outputs a low voltage (0) when the input signal (Q 1 ) is 0, and a high voltage (1) determined as a supply voltage (V DD ) when the input signal (Q 1 ) is 1.
상기 표1은 클럭신호(CLK)와 입력신호(Q)에 따른 제3도 레이쇼우드 래치회로의 작동을 나타낸 진리치표이며, 표1, 제3도 및 제4도를 참조하여 상기 레이쇼우드 래치회로의 작동을 상세히 설명하면 다음과 같다.Table 1 is a truth table showing the operation of the third-degree raceway latch circuit according to the clock signal CLK and the input signal Q, and with reference to Tables 1, 3, and 4, The operation of the latch circuit will be described in detail as follows.
첫째로, 클럭신호(CLK)가 1인 동안 N채널 제3 MOS 트랜지스터(41b)는 온되고, 이 상태에서 래치회로의 입력신호(Q)가 0이 되면 P채널 제2, N채널 제3 MOS 트랜지스터(41a, 41b)가 동시에 온상태가 되어 상기 두 트랜지스터(41a, 41b)의 경쟁에 의해 제1레이쇼우드 반전기의 출력신호(Q)가 결정된다. 이때, 상기 래치회로의 입력신호(Q)에 무관하게 제1레이쇼우드 반전기의 출력신호(Q)를 N채널 제4 MOS 트랜지스터(42b)의 문턱전압(threshold voltage : V)보다 낮은 전압으로 유지되도록 상기 P채널 제2, N채널 제3 MOS 트랜지스터(41a, 41b)의 채널폭/채널길이(W/L)의 비를 조절하여 설계하면, N채널 제4 MOS 트랜지스터(42b)는 상기 클럭신호(CLK)가 1인 동안 오프 상태를 유지하게 된다. 이와 아울러, P채널 제3 MOS 트랜지스터(42a) 역시 상기 클럭신호(CLK)가 1인 동안 오프되므로 래치회로의 출력신호(Q)의 풀업(pull up)과 풀다운(pull down)이 모두 불가능하게 된다.First, the N-channel third MOS transistor 41b is turned on while the clock signal CLK is 1, and in this state, when the input signal Q of the latch circuit becomes 0, the P-channel second and N-channel third MOSs are zero. The transistors 41a and 41b are simultaneously turned on, and the output signal Q of the first racewood inverter is determined by competition between the two transistors 41a and 41b. In this case, regardless of the input signal Q of the latch circuit, the output signal Q of the first layout converter is lower than the threshold voltage V of the N-channel fourth MOS transistor 42b. If the ratio of the channel width / channel length (W / L) of the P-channel second and N-channel third MOS transistors 41a and 41b is controlled to be maintained, the N-channel fourth MOS transistor 42b is configured to control the clock. The signal CLK remains in the OFF state while being one. In addition, since the P-channel third MOS transistor 42a is also turned off while the clock signal CLK is 1, both the pull-up and pull-down of the output signal Q of the latch circuit are impossible. .
그러므로, 상기 레이쇼우드 래치회로는 클럭신호(CLK)가 1인 경우는 래치회로의 입력신호(Q)의 변화가 래치회로의 출력신호(Q)에 영향을 미치지 못하므로 상기 래치회로의 출력신호(Q)는 이전상태를 그대로 유지하게 된다.Therefore, when the clock signal CLK is 1, the raceway latch circuit does not affect the output signal Q of the latch circuit because the change of the input signal Q of the latch circuit does not affect the output signal of the latch circuit. (Q) keeps the previous state.
둘째로, 클럭신호(CLK)가 0인 동안 N채널 제3 MOS 트랜지스터(41b)는 오프되고, 이 상태에서 인가된 래치회로의 입력신호(Q)가 0인 경우 P채널 제2 MOS트랜지스터(41a)는 온상태가 되어 제1레이쇼우드 반전기의 출력신호(Q)는 공급 전압(V)까지 상승하게 된다. 그러면 N채널 제4 MOS 트랜지스터(42b)가 온상태가 되고 P채널 제3 MOS 트랜지스터(42a) 역시 온상태가 되므로, P채널 제3, N채널 제4 MOS 트랜지스터(42a, 42b)의 경쟁이 발생하게 되며 상기 두 트랜지스터(42a, 42b)의 경쟁에 의해 래치회로의 출력신호(Q)는 낮은 전압(0)이 출력된다.Secondly, the N-channel third MOS transistor 41b is turned off while the clock signal CLK is zero, and the P-channel second MOS transistor 41a when the input signal Q of the latch circuit applied in this state is zero. ) Is turned on so that the output signal Q of the first racewood inverter is raised to the supply voltage V. Then, the N-channel fourth MOS transistor 42b is turned on and the P-channel third MOS transistor 42a is also turned on, so that competition between the P-channel third and N-channel fourth MOS transistors 42a and 42b occurs. As a result of the competition between the two transistors 42a and 42b, a low voltage 0 is output to the output signal Q of the latch circuit.
상기 클럭신호(CLK)가 0이면서 래치회로의 입력신호(Q)가 0인 경우, 래치회로의 출력신호(Q)의 낮은 전압은 상기 래치회로의 출력신호(Q)를 입력으로 하는 다음 논리회로의 출력이 안정된 상태의 전압을 제공할 수 있도록 상기 다음 논리회로의 입력쪽에 인가할 수 있는 전압의 최대치 보다 작도록 설계하여야 한다. 이와 같은 조건을 만족시키기 위해 N채널 제4 MOS 트랜지스터(42b)의 풀다운 세기가 P채널 제3 MOS 트랜지스터(42a)의 풀업 세기 보다 크도록 P채널 제3, N채널 제4 MOS 트랜지스터(42a, 42b)의 채널폭/채널길(W/L)의 비를 조절하여 설계하여야 한다.When the clock signal CLK is 0 and the input signal Q of the latch circuit is 0, the low voltage of the output signal Q of the latch circuit is the next logic circuit which inputs the output signal Q of the latch circuit. It should be designed to be smaller than the maximum value of voltage that can be applied to the input side of the next logic circuit so that the output of can provide stable voltage. To satisfy this condition, the P-channel third and N-channel fourth MOS transistors 42a and 42b such that the pull-down intensity of the N-channel fourth MOS transistor 42b is greater than that of the P-channel third MOS transistor 42a. It is to be designed by adjusting the ratio of channel width / channel length (W / L).
또한, 인가된 래치회로의 입력신호(Q)가 1이면서 클럭신호(CLK)가 1에서 0으로 바뀌는 경우, P채널 제2, N채널 제3 MOS 트랜지서터(41a, 41b)이 모두 오프 상태에 있게 되므로 제1레이쇼우드 반전기의 출력신호(Q)는, 접지상태가 된다. 상기 제1레이쇼우드 반전기의 출력신호(Q)는 N채널 제4 MOS 트랜지스터(42b)의 문턱전압(V) 보다 낮은 전압이므로 N채널 제4 MOS 트랜지스터(42b)는 오프 상태가 되고, 클럭신호(CLK)가 0이므로 P채널 제3 MOS 트랜지스터(42a)는 온 상태가 되어 P채널 제3 MOS 트랜지스터(42a)에 의해 래치회로의 출력신호(Q)는 공급전압(V)까지 상승하여 높은 전압(1)이 출력된다.In addition, when the input signal Q of the applied latch circuit is 1 and the clock signal CLK changes from 1 to 0, both the P-channel second and N-channel third MOS transistors 41a and 41b are turned off. Since the output signal Q of the first layout converter is a ground state. Since the output signal Q of the first layout converter is lower than the threshold voltage V of the N-channel fourth MOS transistor 42b, the N-channel fourth MOS transistor 42b is turned off and the clock is turned off. Since the signal CLK is 0, the P-channel third MOS transistor 42a is turned on so that the output signal Q of the latch circuit rises to the supply voltage V by the P-channel third MOS transistor 42a. The voltage 1 is output.
이와같이 레이쇼우드 래치회로에서 제1레이쇼우드 반전기의 출력신호(Q)와 래치회로의 출력신호(Q)의 높은 전압(1)은 공급전압(V)이며, 낮은 전압(0)은 접지전압과 두 개 트랜지스터의 경쟁에 의한 낮은 전압, 이렇게 두 가지가 된다.As such, the high voltage (1) of the output signal (Q) of the first racewood inverter and the output signal (Q) of the latch circuit in the raceway latch circuit is the supply voltage (V), and the low voltage (0) is grounded. There are two things: the voltage and the low voltage due to the competition of the two transistors.
그러나, 상기와 같이 동작하는 제3도의 레이쇼우드 래치회로는, 클럭신호(CLK)가 0일 때 제4도의 A구간에 나타낸 것과 같이 래치회로의 입력신호(Q)가 10으로 떨어지는 경우, 래치호로의 출력신호(Q3)는 클럭신호(CLK)가 0으로 안정된 상태임에도 불구하고 1에서 0으로 상기 입력신호(Q1)의 변화에 따라 바뀐다. 때문에 제3도의 레이쇼우드 래치회로만으로는 클럭신호(CLK) 전이시에만 상태가 변하는 D 플립 플롭을 구현할 수가 없다.However, in the raceway latch circuit of FIG. 3 that operates as described above, when the clock signal CLK is 0, the input signal Q of the latch circuit is 1 as shown in section A of FIG. When it falls to zero, the output signal Q 3 to the latch arc changes from 1 to 0 in response to the change of the input signal Q 1 even though the clock signal CLK is stable to zero. Therefore, the D flip-flop whose state changes only at the transition of the clock signal CLK cannot be implemented using only the raceway latch circuit of FIG. 3.
이와같은 레이쇼우드 래치회로를 이용한 동적 구조를 지니는 고속 D 플립 플롭을 제2도를 참조하여 설명하면 다음과 같다.Referring to FIG. 2, a high-speed D flip-flop having a dynamic structure using such a raceway latch circuit will be described.
상기 제3도와 같은 레이쇼우드 래치회로를 이용하여 클럭신호(CLK) 전이시에만 상태가 변하는 D 플립 플롭을 구현하기 위해서 본 발명은, 입력신호(D)가 게이트에 인가되며 소오스가 공급전원(VDD)과 연결되는 P채널 제1 MOS 트랜지스터(31)와, 상기 입력신호(D)가 게이트에 인가되며 소오스가 접지된 N채널 제2 MOS 트랜지스터(33)와, 클럭신호(CLK)가 게이트에 인가되며 소오스는 상기 N채널 제2 MOS 트랜지스터(33)의 드레인과 연결되고 상기 P채널 제1 MOS 트랜지스터(31)와 드레인을 공유하는 제1출력단자(34)로 이루어진 N채널 제1 MOS 트랜지스터(32)로 구성된 입력단(30)과, 상기 입력단(30)의 제1출력단자(34)에 연결되는 상기 레이쇼우드 래치회로로 이루어진 출력단(40)으로 구성된다.In order to implement a D flip-flop whose state changes only when the clock signal CLK is transitioned using the layout wood latch circuit as shown in FIG. 3, the input signal D is applied to the gate, and the source is supplied with a power supply ( A P-channel first MOS transistor 31 connected to V DD ), an N-channel second MOS transistor 33 having a source grounded with the input signal D applied thereto, and a clock signal CLK An N-channel first MOS transistor having a first output terminal 34 connected to the drain of the N-channel second MOS transistor 33 and sharing a drain with the P-channel first MOS transistor 31. An input terminal 30 composed of 32 and an output terminal 40 composed of the raceway latch circuit connected to the first output terminal 34 of the input terminal 30 are provided.
그러면 본 발명 고속 D 플립 플롭은, 클럭신호(CLK)가 0일 때 N채널 제1 MOS 트랜지스터(32)는 오프 상태가 되고, 이로 인해 출력단(40)의 입력신호(Q1)의 전압값은 0으로 떨어지지 못하게 되므로 클럭신호(CLK)의 변화시에만 상태가 변화하게 된다.Then, in the fast D flip-flop of the present invention, when the clock signal CLK is 0, the N-channel first MOS transistor 32 is turned off, so that the voltage value of the input signal Q 1 of the output terminal 40 is Since it does not fall to zero, the state changes only when the clock signal CLK is changed.
본 발명 D 플립 플롭의 동작을 상세히 설명하면, 상기 입력부(30)는 클럭신호(CLK)가 1인 경우, 플립 플롭의 입력신호(D)를 인가받아 상기 P채널 제1, N채널 제1 MOS 트랜지스터(31, 32)의 드레인 접합부의 캐패시터 및 P채널 제2 MOS 트랜지스터(41a)의 캐패시터로 이루어진 기생 캐패시터에 상기 입력신호(D)를 저장하며, 상기 저장된 입력신호(D)는 출력부(40), 즉 레이쇼우드 래치회로의 P채널 제2 MOS 트랜지스터(41a)의 게이트에 입력되는 입력신호(Q1)로 사용된다.The operation of the D flip flop according to the present invention will be described in detail. When the clock signal CLK is 1, the input unit 30 receives the input signal D of the flip flop and receives the P-channel first and N-channel first MOSs. The input signal D is stored in a parasitic capacitor comprising a capacitor of the drain junction of the transistors 31 and 32 and a capacitor of the P-channel second MOS transistor 41a, and the stored input signal D is output to the output unit 40. In other words, it is used as an input signal Q 1 input to the gate of the P-channel second MOS transistor 41a of the raceway latch circuit.
고속 D 플립 플롭의 작동을 나타낸 진리치료Truth therapies showing the operation of high-speed D flip flops
상기 표 2는 클럭신호(CLK)와 플립 플롭의 입력신호(D)에 따라 작동되는 고속 D 플립 플롭의 진리치를 나타낸 표로 플립 플롭이 출력신호(QB)는 플립 플롭의 입력신호(D)에 대해 반전되어 나타난다.Table 2 shows the truth value of the fast D flip flop operated according to the clock signal CLK and the input signal D of the flip flop. The flip flop output signal QB is the input signal D of the flip flop. It is reversed.
먼저, 상기 표 2를 참조하여 입력단(30)의 동작을 설명하면 다음과 같이 동작한다.First, referring to Table 2, the operation of the input terminal 30 will be described as follows.
클럭신호(CLK)가 1인 동안 N채널 제1 트랜지스터(32)는 온되며, 이 상태에서 플립 플롭의 입력신호(D)가 0인 경우, P채널 제1 트랜지스터(31)가 온되고, N채널 제2 트랜지스터(33)가 오프되어 입력단(30)의 출력단자인 제1출력단자(34)에서는 공급전압(V)이 출력되므로 출력단(40), 즉 래치회로의 입력신호(Q)로 높은 전압(1)이 인가된다. 또한, 클럭신호(CLK)가 1이면서 플립 플롭의 입력신호(D)가 1인 경우, P채널 제1 트랜지스터(31)는 오프되고 N채널 제1, 2 트랜지스터(32, 33)가 온되어 상기 제1출력단자(34)는 접지되어 래치회로의 입력신호(Q)로 낮은 전압(0)이 인가된다.The N-channel first transistor 32 is turned on while the clock signal CLK is 1, and in this state, when the input signal D of the flip-flop is 0, the P-channel first transistor 31 is turned on and N Since the supply voltage V is output from the first output terminal 34, which is the output terminal of the input terminal 30, because the channel second transistor 33 is turned off, the channel second transistor 33 is high as the input signal Q of the output terminal 40, that is, the latch circuit. Voltage 1 is applied. In addition, when the clock signal CLK is 1 and the input signal D of the flip flop is 1, the P-channel first transistor 31 is turned off and the N-channel first and second transistors 32 and 33 are turned on. The first output terminal 34 is grounded, and a low voltage 0 is applied to the input signal Q of the latch circuit.
또한, 클럭신호(CLK)가 0인 동안 N채널 제1 트랜지스터(32)는 오프되고, 이 상태에서 플립 플롭의 입력신호(D)가 0인 경우, P채널 제1 트랜지스터(31)가 온되고 N채널 제2 트랜지스터(33)는 오프되어 제1출력단자(34)에서는 공급전압(VD)이 출력되므로 래치회로의 입력신호(Q)로 높은 전압(1)이 인가된다. 또한, 플립 플롭의 입력신호(D)가 1이면서 클럭신호(CLK)가 1에서 0으로 바뀐 경우, N채널 제1 트랜지스터(32)는 오프되고, P채널 제1 트랜지스터(31)는 오프, N채널 제2 트랜지스터(33)는 온되며 상기 제1출력단자(34)는 접지상태를 유지하므로 래치회로의 입력신호(Q)로 낮은 전압(0)이 인가된다.In addition, the N-channel first transistor 32 is turned off while the clock signal CLK is 0. In this state, when the input signal D of the flip flop is 0, the P-channel first transistor 31 is turned on. Since the N-channel second transistor 33 is turned off and the supply voltage VD is output from the first output terminal 34, the high voltage 1 is applied to the input signal Q of the latch circuit. In addition, when the input signal D of the flip flop is 1 and the clock signal CLK is changed from 1 to 0, the N-channel first transistor 32 is turned off, and the P-channel first transistor 31 is turned off, N Since the channel second transistor 33 is turned on and the first output terminal 34 maintains the ground state, a low voltage 0 is applied to the input signal Q of the latch circuit.
그리고 상기 입력단(30)은 클럭신호(CLK)가 0으로 N채널 제1 MOS 트랜지스터(32)가 오프인 상태에서는, 제5 도의 A구간에서와 같이 플립플롭의 입력신호(D)가 01로 변화되는 경우에도 제1출력단자(34)의 전압이 0으로 떨어지지 않기 때문에 래치회로의 입력신호(Q1)는 0으로 떨어지지 못하게 되므로, 상기 래치회로의 입력신호(Q1)는 클럭신호(CLK)의 변화시에만 상태가 변화하게 된다.In the state where the clock signal CLK is 0 and the N-channel first MOS transistor 32 is off, the input terminal 30 has an input signal D of flip-flop 0 as in section A of FIG. Since the voltage of the first output terminal 34 does not drop to 0 even when the value is changed to 1, the input signal Q 1 of the latch circuit does not fall to 0, so the input signal Q 1 of the latch circuit is a clock signal. Only when (CLK) is changed does the state change.
이와같이 상기 입력단(30)은, 인가되는 클럭신호(CLK)와 플립플롭의 입력신호(D)에 따라 출력단(40)에 높은 전압(1)으로 공급전압(VDD)을, 낮은 전압(0)으로 접지전압을 출력하며, 또한 클럭신호(CLK)가 0으로 안정된 상태에서는 입력신호(D)가 0에서 1로 변화되는 것이 출력단(40), 즉 래치회로의 입력신호(Q1)에 영향을 주지 않도록 하므로 클럭신호(CLK)가 변화하는 경우에만 상태가 변하는 D플립 플롭을 구현하게 된다.Thus, the input terminal 30 supplies the supply voltage V DD to the output terminal 40 at the high voltage 1 according to the clock signal CLK and the input signal D of the flip-flop, and the low voltage (0). The output voltage D is changed from 0 to 1 when the clock signal CLK is stabilized to 0, which affects the output terminal 40, that is, the input signal Q 1 of the latch circuit. Therefore, the D flip flop whose state changes only when the clock signal CLK changes is implemented.
상기 표 2에서와 같이 출력단(40)은, 클럭신호(CLK)가 1인 경우, 상기 입력단(30)으로부터 인가되는 래치회로의 입력신호(Q1)에 관계없이 제2출력단자(43)에서 플립플롭의 출력신호(QB)로 이전상태의 출력을 그대로 유지한다.As shown in Table 2, when the clock signal CLK is 1, the output terminal 40 is connected to the second output terminal 43 regardless of the input signal Q 1 of the latch circuit applied from the input terminal 30. The output of the previous state is maintained as it is with the output signal QB of the flip-flop.
또한, 상기 출력단(40)은 클럭신호(CLK)가 0인 경우 인가되는 래치회로의 입력신호(Q1)에 따라 플립플롭의 출력신호(QB)가 변화된다. 즉, 래치회로의 입력신호(Q1)로 공급전압(VDD)인 높은 전압(1)이 인가되면 제2출력단자(43)에서 플립플롭의 출력신호(QB)로 공급전압(VDD)의 높은 전압(1)이 출력되고, 래치회로의 입력신호(Q1)로 낮은 전압(0)이 인가되면 제2출력단자(43)에서 플립플롭의 출력신호(QB)로 낮은 전압(0)이 출력된다.In addition, the output terminal 40 changes the output signal QB of the flip-flop according to the input signal Q 1 of the latch circuit applied when the clock signal CLK is zero. That is, a high voltage (1) If this is the second output supply voltage (V DD) to an output signal (QB) of the flip-flop in the 43 of the latch circuit the input signal (Q 1) to the supply voltage (V DD) When a high voltage of 1 is outputted and a low voltage (0) is applied to the input signal Q 1 of the latch circuit, the low voltage (0) is output from the second output terminal 43 to the output signal QB of the flip-flop. Is output.
이와같이, 입력단(30)에 인가되는 플립플롭의 입력신호(D)가 D 플립 플롭을 통해 반전되어 출력된다.As such, the input signal D of the flip-flop applied to the input terminal 30 is inverted and output through the D flip-flop.
그리고, 제5도의 A구간에서와 같이, 클럭신호(CLK)가 0일 때 플립플롭의 입력신호(D)가 01로 변화되는 경우에, N채널 제1 MOS 트랜지스터(32)는 오프상태가 되고, 이로 인해 래치회로의 입력신호(Q1)는 0으로 떨어지지 못하므로, 클럭신호(CLK)가 0으로 안정된 상태에서 플립플롭의 입력신호(D) 변화는 출력단자에 영향을 주지 못하게 된다.Then, as in section A of FIG. 5, when the clock signal CLK is zero, the input signal D of the flip-flop is zero. In the case of changing to 1, the N-channel first MOS transistor 32 is turned off, so that the input signal Q 1 of the latch circuit does not fall to zero, so that the clock signal CLK is stable to zero. The change of the input signal D of the flip-flop does not affect the output terminal.
이와 같이 본 발명 D 플립 플롭은, 클럭신호(CLK)의 전이시에 입력되는 플립플롭의 입력신호(D)만이 출력측에 영향을 주어 출력신호를 변화하게 된다.As described above, in the D flip-flop of the present invention, only the input signal D of the flip-flop input at the transition of the clock signal CLK affects the output side and changes the output signal.
이상에서 살펴 본 바와같이, 본 발명 고속 D 플립 플롭은 스택구조를 지니지 않는 레이쇼우드 래치회로를 사용함으로 전달지연시간을 감소시켜 동작속도를 향상시킬 뿐만아니라 클럭신호를 게이트 단자의 제어신호로 사용하는 트랜지스터의 수를 줄여 클럭신호에 주는 부하 캐패시턴스 성분을 감소시킬 수 있는 유용한 것이다.As described above, the high-speed D flip-flop of the present invention uses a raceway latch circuit having no stack structure to reduce the propagation delay time to improve the operation speed and to use the clock signal as the control signal of the gate terminal. It is useful to reduce the number of transistors to reduce the load capacitance component to the clock signal.
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