KR0150011B1 - Serial bus communication apparatus among processors - Google Patents
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Abstract
본 발명은 프로세서간 직렬버스통신 방식에 관한 것으로, 다수의 프로세서가 버스 중재부 수단을 통해 직렬전송버스를 공유하여 사용하는 경우 직렬전송버스의 사용율을 증가시켜 데이터 전송효율을 증가시키도록한 프로세서간 직렬버스통신 장치에 관한 것이다.The present invention relates to a serial bus communication method between processors, in which a plurality of processors share a serial transmission bus through a bus arbitration unit, thereby increasing the data transmission efficiency by increasing the utilization of the serial transmission bus. A serial bus communication apparatus.
본 발명은 다수 프로세서 중 하나가 데이터 전송을 완료하면 즉시 다른 프로세서에게 직렬 전송버스를 점유하도록 제어하므로 직렬전송버스 사용율을 증가시키게 되어 다수 프로세서간에 데이터 전송 효율을 대폭 증가시킬 수 있게된다.According to the present invention, when one of a plurality of processors completes data transmission, the controller controls the other processor to occupy the serial transmission bus immediately, thereby increasing the serial transmission bus utilization rate, thereby greatly increasing the data transmission efficiency among the multiple processors.
Description
제1도는 종래의 프로세서간 직렬버스통신 장치 구성도.1 is a block diagram of a conventional interprocessor serial bus communication apparatus.
제2도는 제1도에 도시된 프로세서간 직렬버스통신 장치의 동작 타이밍도.2 is an operation timing diagram of the interprocessor serial bus communication apparatus shown in FIG.
제3도는 본 발명에 의한 프로세서간 직렬버스통신 장치 구성도3 is a configuration diagram of an inter-processor serial bus communication apparatus according to the present invention
제4도는 제3도에 도시된 프로세서간 직렬버스통신 장치의 동작 타이밍도.4 is an operation timing diagram of the interprocessor serial bus communication apparatus shown in FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
3, 10 : SI0 11, 14 : 플립 플롭3, 10: SI0 11, 14: flip flop
12 : 플레그 검출기 1, 13 : 버스 중재부12: flag detector 1, 13: bus arbitration unit
15 : 카운터15: counter
본 발명은 프로세서간 직렬버스통신 방식에 관한 것으로, 특히 다수의 프로세서간 버스 중재 수단을 통해 직렬 전송 버스를 공유하여 사용하는 경우 직렬 전송버스의 사용율을 증가시켜 데이터 전송효율을 증가시킬 수 있도록 한 프로세서간 직렬버스통신 장치에 관한 것이다.The present invention relates to a serial bus communication method between processors, and in particular, a processor capable of increasing data transmission efficiency by increasing a utilization rate of a serial transmission bus when a serial transmission bus is shared and used through a bus arbitration means between a plurality of processors. It relates to a serial bus communication device.
종래의 프로세서간 직렬버스통신 장치는 제1도에 도시된 바와 같이 버스 중재부(1), 카운터(2) 및 SI0(3 : Serial Input Output)를 구비하여 이루어진다. 카운터(2)는 직렬전송버스로부터 공급되는 전송클럭에 따라 다수 프로세서중 어느 프로세서를 버스 중재할것인지를 알리기 위한 클럭을 버스 중재부(1)측으로 출력한다. 버스 중재부(1)는 카운터(2)로부터 공급된 클럭에 따라 다수 프로세서중이 하나가 직렬전송버스를 통해 데이터 전송할 수 있도록 버스 중재를 하는데, 다수 프로세서 중의 하나로부터 송신 요구신호가 소정의 제어로직(도면에 도시되지 않았음)을 통해 공급되면 해당 프로세서측으로 송신허용신호를 출력한다. SI0(3)는 버스 중재부(1)측으로 송신요구한 프로세서측으로 병렬로 공급되는 데이터를 직렬로 변환하여 직렬전송버스를 통해 다른 프로세서측으로 전송하고, 데이터 전송이 완료되면 송신요구했던 프로세서측으로 전송 종료 신호를 출력한다(제2도 참조).The conventional inter-processor serial bus communication apparatus includes a bus arbitration unit 1, a counter 2, and a SI0 (3: Serial Input Output) as shown in FIG. The counter 2 outputs a clock to the bus arbitration unit 1 to indicate which of the plurality of processors will be bus arbitrated according to the transmission clock supplied from the serial transmission bus. The bus arbitration unit 1 performs bus arbitration so that one of the plurality of processors can transmit data through the serial transmission bus according to the clock supplied from the counter 2, and the transmission request signal from one of the plurality of processors has a predetermined control logic. When supplied through (not shown) outputs the transmission permission signal to the processor. SI0 (3) converts the data supplied in parallel to the processor side that requested transmission to the bus arbitration unit 1 in serial and transmits it to the other processor side through the serial transmission bus, and when the data transmission is completed, the transmission ends to the processor side that requested transmission Output the signal (see FIG. 2).
이와 같은 종래 프로세서간 직렬통신장치의 경우, 데이터 송신한 프로세서는 SI0(3)를 통해 데이터 전송한후 SI0(3)로부터 공급된 전송 종료 신호에 의해 전송종료를 인지하고 버스 중재부(1)측에 하였단 송신요구상태를 해제하는데, 이때 프로세서는 전송 종료 신호 수신후에 소프트 웨어적인 처리 과정, 즉, 데이터전송의 종료를 알리는 인터럽트 신호가 인가되었을 경우, 해당 인터럽트신호에 대응하는 인터럽트 서비스루틴을 실행함으로써, 버스 중재부(1)측으로 하였던 송신 요구 상태를 해제하였다. 따라서, 하드웨어적으로는 이미 직렬 전송 버스 사용이 종료되었음에도 불구하고 프로세서의 소프트웨어적인 처리시간동안(제2도의 T1) 다른 프로세서가 직렬전송버스를 점유할 수 없게 되어 직렬전송버스 사용율이 저하되므로 다수 프로세서간이 데이터 전송 효율을 저하시키는 문제점이 있었다.In such a conventional interprocessor serial communication apparatus, the data transmission processor recognizes the transmission end by the transmission end signal supplied from SI0 (3) after transmitting data through SI0 (3), and the bus arbitration unit (1) side. In this case, the processor executes an interrupt service routine corresponding to the interrupt signal when a software processing process, i.e., an interrupt signal indicating the end of data transmission is applied after receiving the transmission end signal. In this case, the transmission request state that was sent to the bus arbitration unit 1 side was canceled. Therefore, even though the serial transmission bus has already been terminated in hardware, during the software processing time of the processor (T1 in FIG. 2), another processor cannot occupy the serial transmission bus, thereby decreasing the serial transmission bus utilization rate. There has been a problem of reducing the efficiency of simple data transmission.
본 발명은 전술한 같와 같은 문제점을 감안하여 안출한 것으로, 프로세서가 데이터 전송을 완료하면 즉시 다른 프로세서에게 직렬전송버스를 점유하게 함으로써 직렬전송버스 사용율을 증가시켜 다수 프로세서간이 데이터 전송 효율을 증가 시키도록한 프로세서간 직렬버스통신 장치를 제공하는데 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made in view of the same problems as described above. When a processor completes data transmission, the processor immediately occupies the serial transmission bus to another processor to increase the serial transmission bus utilization rate, thereby increasing data transmission efficiency among multiple processors. An object is to provide a serial bus communication device between processors.
이와 같은 목적을 달성하기 위하여, 본 발명은 다수의 프로세서 사이에 SI0(10)를 통해 직렬로 데이터를 전송하는 프로세서간 직렬버스통신 장치에 있어서, 상기 프로세서로부터 자체의 클럭단(CLK)에 인가되는 송신요구신호와 자체의 리세트단(RST)에 인가되는 전송개시신호에 따라 출력하는 전송요구신호(TX REQ)의 상태를 전환하는 제1플립플롭(11)과; 상기 SI0(10)를 통한 데이터 전송 종료시에 사기 SI0(10)로부터 인가되는 전송종료 플레그를 검출하여 해당 전송 종료시에 상기 SI0(10)로부터 인가되는 전송종료 플레그를 검출하여 해당 전송 종료 플레그 검출정보를 출력하는 플레그 검출기(12)와; 상기 제1플립플롭(11)으로부터 인가되는 전송요구신호(TX REQ)에 따라 소정상태의 버스점유제어신호를 출력하여 소정상태의 전송허용신호를 인가받은 후 소정상태의 어서트신호(AST)를 출력하고, 상기 플레그 검출기(12)로부터 인가되는 전송종료 플레그 검출정보에 따라 상기 버스점유제어신호와 어서트신호(AST)의 출력 상태를 전환하는 버스중재부(13)와; 상기 버스중재부(13)로부터 클럭단(CLK)에 인가되는 어서트신호(AST)의 상태에 따라 데이터 전송 개시를 알리기 위해 상기 프로세서측에 출력하는 전송개시신호의 상태를 전환하되 해당 전송개시신호를 상기 제1플립플롭(11)의 리세트단(RST)측에도 출력하는 제2플립플롭(14)과; 자체의 클럭단(CLK)에 송신클럭을 입력받고 상기 버스중재부(13)로부터 자체의 리세트단(RST)에 인가되는 버스점유제어신호의 상태에 따라 상기 프로세서측에 출력하는 전송 허용신호의 상태를 전환하되 해당 전송허용신호를 상기 버스중재부(13)측에도 출력하는 카운터(15)를 구비하는 것을 특징으로 하는 프로세서간이 직렬버스통신 장치를 제공한다.In order to achieve the above object, the present invention is an inter-processor serial bus communication apparatus for transmitting data serially through a SI0 (10) between a plurality of processors, which is applied to its clock stage (CLK) from the processor A first flip-flop 11 for switching a state of a transmission request signal TX REQ output in accordance with a transmission request signal and a transmission start signal applied to its reset terminal RST; At the end of data transmission through the SI0 (10), the transmission end flag applied from the fraudulent SI0 (10) is detected, and at the end of the transmission, the transmission end flag applied from the SI0 (10) is detected to transmit the corresponding transmission end flag detection information. An output flag detector 12; The bus occupancy control signal in a predetermined state is output according to the transmission request signal TX REQ applied from the first flip-flop 11, and the assertion signal AST in the predetermined state is received after receiving the transmission permission signal in the predetermined state. A bus arbitration unit (13) for outputting and switching the output states of the bus occupancy control signal and the assert signal (AST) in accordance with the transmission end flag detection information applied from the flag detector (12); In accordance with the state of the assert signal AST applied from the bus intermediate unit 13 to the clock terminal CLK, the state of the transmission start signal output to the processor side is changed in order to notify the start of data transmission, but the corresponding transmission start signal is transmitted. A second flip-flop (14) for outputting the same to the reset end (RST) side of the first flip-flop (11); The transmission allowance signal is input to the processor side according to the state of the bus occupancy control signal applied to the reset stage RST from the bus intermediate unit 13 and receives the transmission clock from its clock stage CLK. Provides a serial bus communication device between the processors, characterized in that it comprises a counter 15 for switching the state, but also outputs the transmission permission signal to the bus arbitration unit 13 side.
이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
제3도는 본 발명에 의한 프로세서간 직렬버스통신 장치 구성도이고, 제4도는 제3도에 도시된 프로세서간 직렬버스통신 장치의 동작 타이밍도이다.3 is a configuration diagram of an interprocessor serial bus communication apparatus according to the present invention, and FIG. 4 is an operation timing diagram of the interprocessor serial bus communication apparatus shown in FIG.
본 발명에 의한 프로세서간 직렬버스통신 장치는 제3도에 도시된 바와 같이 SI0(10), 플립플롭(11), 플레그 검출기(12), 버스 중재부(13), 플립플롭(14) 및 카운터(15)로 연결 구성된다. 플립플롭(11)은 프로세서로부터 클럭단(CLK)에 송신 요구 신호가 공급되면 출력단(Q)을 통해 버스 중재부(13)측으로 로우(low)상태의 전송 요구 신호(TX REQ : 제4도 참조)를 출력하고, 플립플롭(14)의 출력단(Q)으로부터 리세트단(RST)에 로우상태 신호가 공급되면 버스 중재부(13)측으로 출력하던 로우상태의 신호를 하이상태의 신호로 만들어 준다. SI0(10)는 프로세서부터 병별로 공급되는 데이터를 직렬로 변환하여 직렬전송버스를 통해 다른 프로세서측으로 전송하며, 플레그 검출기(12)는 SI0(10)가 데이터 전송 종료시에 전송하는 전송 종료 플레그를 검출하면 해당 검출신호를 버스 중재부(13)측으로 출력한다. 버스 중재부(3)는 플립플롭(11)으로부터 로우 상태의 송신 요구신호(TX REX)가 공급되면 카운터(15)의 리세트단(RST)측으로 로우상태의 버스 점유 제어 신호를 출력한 후 플립플롭(14)의 클럭단(CLK)측으로 로우상태의 어서트 신호(AST : 제4도 참조)를 출력하며, 프레그 검출기(12)로부터 전송 종류 플레그 검출 정보가 공급되면 플립플롭(14)의 클럭단(CLK) 측으로 하이(high) 상태에서 어서트(AST)신호를 출력한다. 플립플롭(14)은 버스 중재부(13)로부터 클럭단(CLK)에 로우상태이 어서트 신호(AST)가 공급되면 출력단(Q)을 통해 프로세서와 플립플롭(11)의 리세트단(RST)측으로 하이상태의 전송개시 신호를 출력하며, 버스중재부(13)로부터 클럭단(CLK)에 하이상태의 어서트 신호(AST)가 공급되면 출력단(Q)을 통해 프로세서의 플립플롭(11)의 리세트단(RST)측으로 로우상태의 전송개시신호를 출력한다. 카운터(15)는 버스 중재부(13)로부터 리세트단(RST)에 로우상태의 버스 점유 제어 신호가 공급되면 출력단()을 통해 프로세서와 버스 중재부(13)측으로 로우상태의 전송 허용 신호(제4도 참조)를 출력하고, 버스 중재부(13)로부터 리세트단(RST)에 하이상태의 버스점유 제어신호가 공급되면 출력단()을 통해 프로세서와 버스 중재부(13)측으로 하이상태의 전송 허용신호를 출력한다.The inter-processor serial bus communication apparatus according to the present invention includes a SI0 (10), a flip-flop (11), a flag detector (12), a bus arbiter (13), a flip-flop (14), and a counter as shown in FIG. 15 is composed of connections. When the transmission request signal is supplied from the processor to the clock terminal CLK, the flip-flop 11 receives the transmission request signal TX REQ in the low state to the bus arbitration unit 13 through the output terminal Q. ), And when the low state signal is supplied from the output terminal Q of the flip-flop 14 to the reset terminal RST, the low state signal output to the bus arbitration unit 13 becomes a high state signal. . The SI0 10 converts the data supplied from the processor to the bottle in serial and transmits the data to another processor through the serial transmission bus, and the flag detector 12 detects the transmission end flag transmitted by the SI0 10 at the end of the data transmission. The detection signal is output to the bus arbitration unit 13. The bus arbiter 3 outputs the bus occupancy control signal in the low state to the reset terminal RST side of the counter 15 when the low transmission request signal TX REX is supplied from the flip-flop 11 and then flips. A low assert signal (AST: see FIG. 4) is output to the clock terminal CLK side of the flop 14. When the transfer type flag detection information is supplied from the preg detector 12, the flip flop 14 An assert signal is output in a high state to the clock stage CLK. The flip-flop 14 has a reset state RST of the processor and the flip-flop 11 through the output terminal Q when the assert signal AST is supplied from the bus arbitration unit 13 to the clock terminal CLK in a low state. Outputs a start signal of a high state to the side, and when a high assert signal AST is supplied from the bus intermediate unit 13 to the clock terminal CLK, the output of the flip flop 11 of the processor A transmission start signal in a low state is output to the reset terminal RST side. The counter 15 outputs the output stage when the bus occupancy control signal of the low state is supplied from the bus arbitration section 13 to the reset stage RST. Outputs a low-transmission allowance signal (see FIG. 4) to the processor and bus arbitration unit 13, and the bus occupancy control signal of the high state is transmitted from the bus arbitration unit 13 to the reset terminal RST. When supplied, the output stage ( And outputs a transmission allowance signal of a high state to the processor and the bus arbitration unit (13).
전술한 바와 같이 구성되는 본 발명의 동작을 첨부된 도면 제4도의 동작타이밍도에 따라 설명하면 다음과 같다. 먼저, 다수 프로세서중의 하나로부터 플립플롭(11)의 클럭단(CLK)측으로 송신요구 신호가 공급되면 플립플롭(11)은 출력단()을 통해 버스 중재부(13)측으로 제4도에 도시된 바와 같은 로우상태의 전송 요구 신호(TX REQ)를 출력한다. 이때, 버스 중재부(13)는 카운터(15)의 리세트단(RST)측으로 로우상태의 버스점유 제어신호를 출력하고, 이에, 카운터(15)는 출력단()을 통해 제4도에 도시된 바와 같은 로우상태의 전송 허용 신호를 프로세서와 버스 중재부(13)측으로 출력한다.Referring to the operation timing diagram of FIG. 4 of the accompanying drawings, the operation of the present invention configured as described above is as follows. First, when a transmission request signal is supplied from one of the plurality of processors to the clock terminal CLK side of the flip-flop 11, the flip-flop 11 outputs the output terminal ( ) Outputs a low transmission request signal TX REQ to the bus arbitration unit 13 as shown in FIG. At this time, the bus arbitration unit 13 outputs a bus occupancy control signal in a low state to the reset terminal RST side of the counter 15, and thus, the counter 15 outputs the output terminal ( ) Outputs a low state transmission permission signal to the processor and bus arbitration unit 13 as shown in FIG.
버스 중재부(13)는 카운터(15)의 출력단()으로부터 로우상태의 전송 허용 신호가 공급되면 플립플롭(14)의 클럭단(CLK)측으로 제4도에서 도시된 바와 같은 로우상태이 어서트 신호(AST)를 출력하고, 플립플롭(14)은 출력단()를 통해 프로세서측으로 송신 개시를 알리기 위한 하이상태의 전송개시신호를 프로세서측으로 출력한다. 플립플롭(14)으로부터 하이상태의 전송개시신호를 수신한 프로세서는 SI0(10)를 초기화시켜 데이타 전송을 개시하는데, SI0(10)는 프로세서에 의해 초기화되면 전송개시 플레그를 전송한 후 프로세서로부터 병렬로 공급된 데이터를 직렬로 변환하여 직렬전송버스를 통해 다른 프로세서측으로 전송한다. SI0(10)는 데이터 전송후 CRC(cyclic redundancy check)를 전송한후 전송 종료 플레그를 전송하는데(제4도 참조), 플레그 검출기(12)가 전송 종료 플레그를 검출하면 해당 검출 신호를 버스 중재부(13)측으로 출력한다. 이때, 버스 중재부(13)는 플립플롭(14)의 클럭단(CLK)측으로 하이상태의 어서트 신호(AST)를 출력함과 동시에 카운터(15)의 리세트단(RST)측으로 하이상태의 버스점유제어신호를 출력한다. 이에, 플립플롭(14)은 프로세서와 플립플롭(11)의 리세트단(RST)측으로 출력되던 하이상태의 전송개시신호를 로우상태로 전환하므로, 플립플롭(11)으로부터 버스 중재부(13)측으로 출력되던 로우상태의 전용 요구신호(TX REQ)가 하이상태로 전환되며, 카운터(15)의 출력단()을 통해 프로세서와 버스 중재부(13)측으로 출력되던 로우상태이 전송 허용 신호는 하이상태로 전환딘다. 이에 따라, 전송 요구 상태가 해제 되고, 버스 중재부(13)는 전송요구한 다른 프로세서가 직렬전송버스를 점유하여 데이터 전송하도록 전술한 바와 같은 동일한 과정의 동작을 반복하게 된다.The bus arbitration unit 13 outputs the output of the counter 15 ( When a low state transmission permit signal is supplied, the low state as shown in FIG. 4 outputs the assert signal AST to the clock stage CLK of the flip-flop 14, and the flip-flop 14 outputs the output signal. ( Outputs a transmission start signal of a high state for informing transmission start to the processor. The processor, which receives the transmission start signal of the high state from the flip-flop 14, initiates data transmission by initializing the SI0 (10). When the SI0 (10) is initialized by the processor, the processor transmits the transmission start flag and then parallels from the processor. It converts the data supplied to serial and transmits it to other processor through serial transmission bus. SI0 (10) transmits a transmission termination flag after transmitting a cyclic redundancy check (CRC) after data transmission (see FIG. 4). When the flag detector 12 detects the transmission termination flag, the corresponding signal is sent to the bus arbitration unit. Output to side (13). At this time, the bus arbitration unit 13 outputs the assert signal AST in the high state to the clock terminal CLK side of the flip-flop 14 and at the same time in the high state to the reset terminal RST side of the counter 15. Output the bus occupancy control signal. Accordingly, since the flip-flop 14 switches the high-state transmission start signal outputted to the reset terminal RST side of the processor and the flip-flop 11 to the low state, the bus arbitration unit 13 from the flip-flop 11 is changed. The dedicated request signal TX REQ in the low state, which has been output to the side, is switched to the high state, and the output terminal of the counter 15 ( The low level output to the processor and bus arbitration unit 13 through the Rx transitions to the high state. Accordingly, the transfer request state is released, and the bus arbitration unit 13 repeats the operation of the same process as described above so that another processor requesting the transfer occupies the serial transfer bus and transmits the data.
이상 설명한 바와 같이, 본 발명은 다수 프로세서 중 하나가 데이터 전송을 완료하면 즉시 다른 프로세서에게 직결 전송 버스를 점유하도록 제어하므로 직렬전송버스 사용율을 증가시키게 되어 다수 프로세서간이 데이터 전소 효율을 대폭 증가시킬 수 있게 된다.As described above, according to the present invention, when one of the plurality of processors completes data transmission, the controller immediately controls another processor to occupy the direct transmission bus, thereby increasing the serial transmission bus utilization rate, thereby greatly increasing the data burning efficiency among the multiple processors. do.
Claims (1)
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| KR1019920027493A KR0150011B1 (en) | 1992-12-31 | 1992-12-31 | Serial bus communication apparatus among processors |
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| LAPS | Lapse due to unpaid annual fee |