KR0149016B1

KR0149016B1 - 고체전기 계기를 조정하는 회로 및 방법

Info

Publication number: KR0149016B1
Application number: KR1019900700527A
Authority: KR
Inventors: 엠. 쿠퍼 데이비드; 콴다과바디 페록
Original assignee: 콘스탄스 에이취 칸트렐; 슐럼버거 인더스트리이즈 인코포레이팃드
Priority date: 1988-07-15
Filing date: 1989-07-13
Publication date: 1998-12-15
Also published as: EP0378670A1; KR900702375A; CN1043003A; CN1021376C; BR8907026A; EP0378670A4; JPH04501762A; MX165388B; US4949029A; WO1990000740A1; AR245295A1; CA1306286C

Abstract

내용 없음.

Description

[발명의 명칭]

고체 전기 계기를 조정하는 회로 및 방법

[발명의 상세한 설명]

[기술분야]

본 발명은 일반적으로 전기 측정계기의 보정을 조정하는 방법 및 회로에 관한 것으로서, 특히 전기에너지 사용 매개변수 측정용 고체 계기를 자동이나 반자동으로 보정하는 방법 및 집적회로에 관한 것이다.

[배경 기술]

전기 계기는 일반적으로 전기 회사에서 상용전원과 소비자 부하사이에 흐르는 전력등을 측정하는데 이용된다. 요즈음 전자기계적으로 설계된 각 계기내에는, 감시되는 전력선 전압 및 전류와 자기적으로 결합된 원판이 있다. 상기 원판은 도선과 계기를 거쳐 흐르는 전력에 비례하는 속도로 회전한다. 초기에 계기를 단위 표준에 일치시키고, 시간의 경과에 따라 발생하는 드리프트로 인해 계기를 바로 고치기 위해서는, 계기는 처음과 그리고 이후 때대로 보정해야 한다.

전자기계적 다상 계기는, 측정된 전기에 의해 발생된 전자기장과 함께 자석과 기타 원판을 소정 전력부하에 대해 특정 회전속도로 구동하는 다른 메카니즘의 위치를 변화시키는 나사의 기계적 조정방법을 포함하여, 8가지나 되는 보정용 조정 방법을 가지고 있다. 이러한 조정방법들은 처음에는 공장에서 실행되고, 그 다음에는 계기를 단위표준과 일치시키기 위해 그리고 이후 때때로 계기를 드리프트에 대해 보상하기 위해 필요할 때마다 소비자(즉, 공익회사)에 의해 실행된다. 서보구동식 나사 조정기가 설치된 자동 보정 시스템이 공장에서 실행되었다 할지라도, 조정은 보통 수동으로 실행된다.

최근에 개발된, 전기회사가 오늘날 채택하기 시작한 고체계기(이중 몇몇은 마이크로프로세서에 의해 제어되고 있다)는 단일 계기로서 종래의 전자기계적 계기를 이용한 것보다 더 높은 정확도로 다양한 측정기능을 수행하는 성능을 갖는다. 고체 전기 계기는 선전력(line power)과 같은 에너지 사용 매개변수를 측정된 전압 및 전류의 함수로서 결정하는 여러가지 다양한 신호 처리기술에 기초하고 있으며, 산업은 규격화되어 가고 있으나 아직도 많은 상이한 제작 설계방식이 있다. 고체 전기측정 시스템은 일렉트리컬 월드(Electrical World), 1988년 3월호, 47-52 페이지에 실린 고르젤닉(Gorzelnik)의 고체 측정기(Solid-State Metering) 에 잘 나타나 있다.

어떤 종류의 고체 전기 계기에서나 조정을 위해 소비자가 이용할 수 있는 3가지 매개변수는 이득, 옵셋(offset) 및 위상이다. 예컨대, 각 위상에서 선전류(line current) 및 선간 전압 측정치를 얻는 전류 및 전압센서와, 전류 및 전압 측정치를 곱하고 이와 더불어 이 측정치 사이의 위상각을 고려하여 에너지 사용 매개변수를 얻는 곱셈기가 있는 종류의 계기가 있어서, 모든 시스템 전력위상에서 계기 측정을 등화(평형)하기 위해서는 각 전압/전류쌍의 전압 신호나 전류 신호가 이득 조정되어야 한다. 신호의 총(overall) 이득 조정을 위해서는 모든 계기 위상(요소) 입력에 동등하게 영향을 주는 전자이득 에러(특히 어떠한 전자 전력측정 장치에도 필요한 전압 또는 전류기준의 초기 에러)를 보상해야 한다. 총 이득 및 요소 평형 조정은 테스트 암페어수로 언급되는 전체 전류 범위의 12.5 % 또는 15 %의 선전류에서 조정된다. 분리된 저항-커패시턴스 회로망 조정은 전류 및 전압 센서와 더불어 곱셈기에 내재된 에러에 응답하여 계기 위상각을 보정한다. 분리된 옵셋 조정회로는 옵셋 에러의 영향을 없애기 위해 미소한 정전류 또는 정전압을 곱셈기에 제공한다. 상기 옵셋 조정회로는 보통 10%의 테스트 암페어수만큼 낮은 전류에서 전압 측정을 정정하게 조정된다. 여러가지 계기들은 이보다 많거나 혹은 적은 보정 조정방법을 이용할 수 있다. 공장 조정용으로 사용되는 조정 방식은 소비자에 제공되는 방식과 상이할 수도 있다. 일부 조정 방식은 공장에서만 이용된다.

상술한 보정 조정을 행하는 여러가지 기술로는 전위차계, 전자기계적 전환 저항 회로망, 및 소정의 개별 저항들이 있다. 전위차계는 이용하기 편리하지만 자동화하기가 어렵다. 그러나 이보다 더욱 중요한 것은 저항성 소자들과 전위차계의 와이퍼사이의 미끄럼 접촉 상태가 신뢰할 수 없다는 것이다. 회로망의 개별 저항을 전환하는 로터리 또는 DIP 형 스위치와 같은 기계적 스위치들은 이들보다는 신뢰성은 있지만 불편하다. 또한, 보정을 행하는데 많은 기계적 스위치들이 접촉되어야 하고 비용이 많이 소요된다. 소정의 개별 저항들을 사용한 보정방식은 신뢰성은 매우 양호하지만 적어도 하나의 저항에서 납땜을 벗겨야 하기 때문에 불편하다. 또한, 적어도 하나의 새로운 저항값을 결정하고 이 저항을 설치하는 것이 필요하다. 또한, 납땜 및 납땜제거나 일부 신뢰성이 결여된 기계 작업이 수반되기 때문에, 저항들을 상호접속하는 점퍼는 설치 또는 재배치하기가 용이하지 않다.

상술의 각각의 보정 기법은 계기의 부품수를 불필요하게 증가시켜 계기의 크기를 증가시킨다. 계기의 크기를 증가시키거나 복잡하게 하지 않는 또 다른 보정기법은 막저항을 레이저 트리밍하는 것이다. 그러나 이런 종류의 보정을 실행하기 위해서는 매우 비싼 장비가 필요없고 소비자에의한 차후 재조정이 불가하다는 단점을 갖는다.

[발명의 목적]

따라서, 본 발명의 목적은 고체 전기 게기를 보정하는 새로운 개선된 방법 및 시스템을 제공하는 것이다.

본 발명의 또 다른 목적은 실행이 용이하고 신뢰성이 양호한 고체 전기 계기 보정 방법을 제공하는 것이다.

본 발명의 목적은 부품들을 납땜하거나 또는 납땜을 벗길 필요없이 고체 전기 계기를 보정 조정하는 시스템을 제공하는 것이다.

본 발명의 목적은 전기 스위치나 조정 나사와 같이 부품을 이동시키지 않고 고체 전기 계기를 보정 조정하는 시스템을 제공하는 것이다.

본 발명의 또 다른 목적은 소형이지만 실제로 계기의 부품수가 늘어나지 않은 전기 계기 보정 시스템을 제공하는 것이다.

본 발명의 목적은 많은 비용이나 복잡한 외부 실행 장비가 필요없는, 전기계기를 보정하는 시스템을 제공하는 것이다.

본 발명의 또 다른 목적은 기술자의 도움으로 컴퓨터 제어하에 자동이나 반자동으로 실행될 수 있는 전기 계기 보정 방법을 제공하는 것이다.

본 발명의 또 다른 목적은 보정 조정이 전환될 수 없어서 최초 조정후 어느때라도 공장이나 소비자에 의해 계기의 재보정이 용이하게 실행될 수 있는 보정 조정방법을 제공하는 것이다.

[발명의 요약]

본 발명은 전력선 전류 및 전압의 측정을 수행함으로써 도선 에너지 사용 매개변수를 결정하고, 이에 따라 이 에너지 매개변수에 대한 출력 신호를 얻는 신호 처리회로를 포함하는 종류의 전기 계기용 전력 측정 보정 시스템으로서, 신호 처리회로내에 분포된 이득, 위상, 및 옵셋 에러들의 결과로 상기 출력 신호에는 에러가 발생하기 쉽다. 본 발명은 다수의 전기 제어 스위치에 연결되어 가변 전압 분할기 회로망을 형성하는 다수의 상호접속된 저항을 포함한다. 전압 분할기 회로망은 전압 분할기 출력치를 스위치의 온(on) 및 오프(off) 상태에 의존하는 출력값 분할 저항을 갖는다. 본 발명은 전압 분할기 회로망으로부터, 에러들중 하나를 정정하는데 필요한 보정량을 나타내는 신호 출력을 얻는 수단과 가변 전압 분할기 회로망으로부터의 신호 출력을 신호 처리회로로 전송하여 에러들중 하나를 정정함으로써 상기 회로를 보정하는 수단을 부가로 포함한다.

본 발명은 또한 전력선 전류 및 전압을 측정하므로써 도선에너지 사용 매개변수를 얻고 이에 따라 에너지 사용 매개변수에 대한 출력신호를 얻는 신호 처리회로를 포함하는 종류의 전기 계기용 보정 방법을 포함한다. 그러한 전기 계기에 있어서, 출력 신호에는 신호 처리회로내에 분포된 이득, 위상, 및 옵셋 에러의 결과로 에러가 발생하기 쉽다. 본 발명에 따르면, 상기 보정 방법은 신호 처리회로의 정합 에러를 측정하는 단계와, 상기 정합 에러의 측정값에 따라 신호 처리회로의 다수의 보정 회로 각각에 필요한 보정 정정량을 판단하는 단계와, 그리고 정합 에러를 상쇄하기 위해 상기 보정 정정량에 따라 스위치의 온 및 오프 상태를 제어하는 단계를 포함한다.

[도면의 간단한 설명]

제1도는 본 발명의 보정 방법 및 시스템에 의해 보정될 종류의 고체 전기계기의 사시도.

제2도는 감시되는 전력선에 연결된 전기 계기의 하나의 위상의 간략화된 블럭선도.

제3도는 이득, 위상, 및 옵셋 에러를 보상하기 이해 조정가능한, 고체 전기 계기의 단일 처리 스테이지의 선도.

제4도는 제3도의 보정 제어칩과, 외부 컴퓨터와 상기 제어칩과의 연결을 상세히 도시한 선도.

제5도는 본 발명의 원리에 따라 계기를 개별 위상 이득(평형)조정하는 보정회로의 개략도.

제5a도는 제5도에 도시된 저항열 및 1 대 64 멀티플렉서로 구성된 전압분할기의 사시도.

제6도는 본 발명의 조정회로의 위상각을 나타낸 선도.

제7도는 본 발명의 양호한 실시예에 사용된 옵셋 조정회로의 선도.

제8도는 본 발명의 이득 조정회로의 선도.

제9도는 본 발명의 특징에 따라 컴퓨터에 의해 멀티플렉서에 제공된 직렬데이타 프로토콜을 도시한 도면.

제10도는 분할기 비율 전환 트랜지스터들을 보정 모드 및 테스트 동작모드로 선택적으로 제어하기 위하여 직렬 데이타를 컴퓨터로부터 비휘발성 메모리로 멀티플렉싱하는 회로의 선도.

제11a도 내지 11c 도는 본 발명에 따라 설계된 고체 계기의 보정회로와 상호작용하도록 외부 보정 제어 컴퓨터에 의해 이용된 상세한 통신 프로토콜을 도시한 도면.

[양호한 실시예의 상세한 설명]

본 발명의 상술한 목적 및 기타 다른 목적은 전기 제어 스위치와 함께 전압 분할기 어레이에 배열된 저항 회로망과, 상기 저항 회로망과 보정될 전기 계기의 신호 처리회로 부분 사이에 연결된 연산 증폭기(Op-amps)를 포함하는 조정 혹은 보정 집적 회로(IC)에 의해 실현된다. 저항 회로망의 분할기 비율은 전기제어 스위치의 온(on)및 오프(off) 상태에 의해 결정된다. 본 발명의 양호한 실시예에서, 전기 제어 스위치는 MCS 트랜지스터 스위치로 구성되고, 이러한 스위치들은 비휘발성 메모리에 기억된 신호에 의해 제어된다. 이렇게 기억된 데이타는 컴퓨터에 의해 자동으로 또는 기술자에 의해 반자동으로 결정된 신호 처리회로의 소기의 보정이득, 위상, 및 옵셋 세팅에 대응한다. MCS 트랜지스터 스위치에 대한 상세한 설명은 본 발명에서는 더 이상 하지 않기로 한다. 그 이유는 이러한 스위치는 한 종류의 스위치이고 이러한 스위치의 디자인 및 기능은 전자부품 및 IC 디자인등 관련 분야에 숙련자라면 쉽게 이해할 수 있기 때문이다. 이후로, 전기 제어 스위치는 아날로그 스위치로 언급될 것이며, 간단한 기계적 스위치로 개략적으로 도시될 것이다.

신호 처리회로는 전력선에 연결되어 전류 및 전압 측정 신호를 얻는 전류 및 전압 센서와, 전류 및 전압 측정신호를 서로 곱하여 아날로그 에너지 사용 매개변수 측정 신호를 얻는 곱셈기를 포함한다. 충전 평형된 전압-주파수(V-F) 또는 전류-주파수 (I-F) 변환기는 아날로그 에너지 매개변수 측정 신호를 아날로그 에너지 사용 매개변수 측정 신호의 크기에 비례하는 주파수를 가진 디지탈 출력 펄스열로 변환한다. 상기 출력 펄스열은 출력 전력 펄스열의 각각의 펄스가 kWh 단위의 보정된 에너지량에 대응하기 때문에 레지스터 전자 조립체에 의해 계수된다.

본 발명의 다른 특징에 따르면, 휘발성 시프트 레지스터 및 이와 관련된 디지탈 논리회로는 외부 보정 제어 컴퓨터와, 고체 계기의 내부 비휘발성 메모리 사이의 아날로그 스위치 제어 데이타의 직렬 흐름을 인터페이스한다. 멀티플렉서는 제어스위치와, 시프트 레지스터 또는 비휘발성 메모리중 선택한 것으로부터의 신호 흐름경로를 설정한다. 이 멀티플랙서는 계기의 동작 모드나 테스트 모드를 가리키는, 컴퓨터로부터의 2개의 제어신호에 의해 유도된 신호로 제어되어 컴퓨터로부터 출력된 데이타를, 아날로그 스위치를 계기의 동작용으로 제어하도록 비휘발성 메모리에 인가하거나 아날로그 스위치를 직접 제어하도록 (보청칩을 고속으로 편리하게 테스트하도록) 시프트 레지스터에 인가한다.

계기 보정은 상술한 장치를 이용하여 다음과 같이 실행된다.

신호 처리회로의 정합 에러가 측정되며, 상기 신호 처리회로의 다수의 고정회로를 각각에 필요한 보정 정정량이 상기 정합 에러의 측정된 값에 따라 결정된다. 트랜지스터의 온 및 오프 상태는 보정 정정에 따라 제어되어 신호 처리회로에 분배된 위상, 이득, 및 옵셋 에러를 계기에 보상하느 가변 전압 분할기 회로망을 설정한다.

제1도에 있어서 고체 전기 계기(10)는, 고체 디스플레이(16)와 레지스터 디스플레이 동작을 관련 스위치가 위치된 디스크형 샤시(14)를 포함하는 종래의 유리 또는 플라스틱 전기 계기 하우징(12)을 포함한다. 상기 하우징(12)내에서, 샤시(14)안에는 감시되는 도선들로부터 사용자에 의해 소비된 전력에 따라 디스플레이(16)를 작동시키는 에너지 사용 매개변수 측정 및 정합 회로가 있다.

제2도에 도시된 계기(10)는 본 발명의 양호하 ㄴ실시예에 도시된 변압기(20)의 형태를 갖는 전압 센서를 포함한다. 선택적으로, 저항성 전압 분할기(도시않음)가 이용될 수도 있다. 전압 센서(20)는 도선상의 전압을 측정하기 위하여 한쌍의 전력선(22)을 횡단하여 연결한다. 변류기의 형태를 갖는 전류 센서(24)는 전력선(22)과 사용자 인가수단(26)사이에 연결된다. 사용자 인가수단(26)은 전형적으로 공익회사의 고객, 즉 전기를 소비하는 주민 또는 사업가이거나 혹은 전력회사와 같은 공급자일 수 있다. 제2도에는 단지 단상(single phage)전력선(22)만이 도시되어 있지만, 실제로는 전형적으로 다요소 계기(10)에 의해 측정되는 다상, 예컨대 3 상도 가능하다.

계기(10)안에서, 전압 센서(20)는 선간전압 V(t)에 비례하는 미소 전압을 제3도에 상세히 도시된 계기 신호 처리회로(27)에 인가한다. 이와 마찬가지로, 변류계(24)는 감지된 위상으로 흐르는 선전류 I(t)에 비례하는 전류를 전달한다. 전압 및 전류 측정 신호들, 예컨대 Va' 및 Ia 는 계기(10)의 신호 처리회로내에서 서로 곱해져 측정되는 에너지 사용 매개변수에 비례하는 주파수를 갖는 신호가 된다.

제3도에 있어서, 계기(10)내의 신호 처리회로는 각 위상에 대해 선전압 및 선전류 측정 신호를 서로 곱하고, 상기 두 측정신호의 위상각을 고려하고, 선전력 또는 기타 에너지 사용 매개변수에 비례하는 펄스비를 발생하는 곱셈기 조립체(30)를 포함한다. 본 발명의 양호한 실시예에 따라, 곱셈기 조립체(30)는 전압-전류신호 곱셈 과정을 수행하고 곱 아날로그 신호를 충전 평형된 전류-주파수 변환기(36)의 한 스테이지를 형성하는 적분기(34)의 반전 압력에 인가하는 신호 곱셈기(32)를 포함한다. 본 발명의 양호한 실시예에서, 곱셈기(32)는 다수의 입력들 각각의 순시곱을 연산한다. 본 발명의 양호한 실시예에서, 상기 입력들은 측정되는 도선상의 전압에 비례하는 전압과 측정되는 도선을 통해 흐르는 전류에 비례하는 제 2 전압으로 각각 구성된 3 전압쌍으로 구성된다. 상기 3 전압쌍은 측정되는 전력 시스템의 3상에 상응한다. 곱셈기(32)의 출력은 입력 전압곱들의 합에 비례하는 전류의 형태를 갖는다. 본 발명의 양호한 실시예에서, 곱셈기(32)는 각 위상에 대한 전압 비교기를 포함하며, 상기 전압 비교기의 출력은 입력 전압이 기준신호보다 높으면 높고, 입력전압이 기준신호보다 낮으면 낮다. 양호한 실시예에서, 선주파수보다 더 높은 주파수를 갖는 삼각파가 기준 신호로 이용되므로, 비교기의 출력은 듀티 사이클이 입력 전압에 비례하는 일련의 펄스들이다. 출력 신호는 측정된 전류에 비레하는 전압에 의해 발생된 전류의 통과를 저항을 통해 개폐하는 아날로그 스위치를 제어하는데 이용된다. 따라서, 곱셈기(32)의 출력은 듀티 사이클이 선간 전압에 비례하고 피크 크기가 측정된 선전류에 비례하는 전류파이다. 출력전류파의 장기간 평균치는 감시되는 다양한 전압-전류쌍의 곱들의 합에 비례하는 전류이다. 일반적으로 알려진 곱셈기 조립체(10)의 기타 상세한 설명은 생략한다. 그러나, 본 발명에 적용될 수 있는 종류의 곱셈기 조립체는 미국 특허출원 제 066,793 호의 전압 또는 전류에 대한 주파수 변환기용 증폭기와, 미국특허출원 제 066,795호의 펄스-폭 진폭 곱셈기용 삼각파 발생기에 기재되어 있고, 상기 출원서 모두는 1987년 6월 25일 로버트 에이 레이디어에 의해 출원되고 본 발명의 양수인 양도되었다. 상술한 특허출원은 본원에 참조인용되었다.

그러나, 곱셈기 조립체(30)에는 측정된 위상들사이에 불평형을 야기하는 이득 에러가 내재되어 있고 또한 곱셈기(30) 자체에서뿐만 아니라 전압 및 전류 센서(20, 24)에서 위상 에러가 발생된다. 이와 더블어, 곱셈기(30)는 기준 전압원(-Vref)을 이용하여 곱셈기의 총 이득, 즉 모든 계기 요소(이득)에 똑같이 영향을 주고 크기를 가진 이득을 설정한다. 도한, 곱셈기(30)의 소자들은 측정시, 특히 낮은 선 전류에서 야기되는 옵셋 에러를 내포한다.

곱셈기 조립체(30)의 요소 이득 보상 또는 조립과정을 수행하기 위해, 평행 제어장치(38)는 각각의 계기위상에 대해 하나씩 곱셈기(32)의 선간 전압 입력 단자(V'a)와 상승 선간 전압 센서(20)를 인터페이스하여 선간 전압 측정을 각 위상에 대해 진폭 스케일링한다. 상기 평형 제어장치(38)는 제어 가변저항 분할기 (38a), 연산 증폭기(52), 고정 저항(54, 56)를 포함한다. 또한 각각의 위상과 연관되고 평형 제어장치(38)의 출력과 곱셈기(32)사이에 연결된 위상 제어장치(40)는 고정저항과 커패시터(40b, 40c)가 설치된 회로내에서 선간 전압 측정 신호의 위상각을 전력선의 각 위상에서 조정하는 또 다른 제어 가변저항 분할기(40a)를 포함한다. 따라서, 각 선간 전압 측정 신호의 위상 각도와 진폭은 저항 분할기(38a, 40a)의 탭지점 저항을 각 위상에 대해 조정함으로써 도선의 각 위상에 대해 조정할 수 있다.

마찬가지로 곱셈기 조립체(30)의 층이득은 곱셈기(32)와 기준 전원(-Vref)을 상호연결하는 가변저항 분할기(48a)에 의해 제어된다. 본 발명의 양호한 실시예에 있어서, 이득은 상술의 특허출원서에 예시된 방법에 따라 적분기(34)에 인가된 리세팅 전류의 크기를 제어함으로써 조정된다. 적분기(34)에 내재된 옵셋도 마찬가지로 기준 전원(-Vref)에 상호연결된 가변저항 분할기(50a), 반전화된 기준 전원(-Vref), 즉 +Vref, 및 적분기(34)의 비반전 입력단자에 연결된 저항 T 회로망(50b)으로 형성된 옵셋 조정회로(50)에 의해 보상된다. 따라서 가변저항 분할기(50a)는 적분기(34)에 인가된 옵셋 보상 전류의 크기를 제어하여 내부 소자 불평형 등의 결과로 내재된 옵셋을 상쇄한다.

본 발명에 따른 각각의 가변저항 분할기(38a, 40a, 48a, 50a)는 폴리실리콘 저항의 어레이로 구성되고 공통 직접회로칩에 형성되며 분할기 비율이 IC 상에 또한 제공된 제어 아날로그 스위치 온 및 오프 상태에 의해 결정되는 가변 전압 분할기 저항열로 배열된다. 아날로그 스위치의 상태는 앞으로 상세히 설명될, 비휘발성 메모리(42)에 기억된 데이타에 의해 순차적으로 제어한다. 비휘발성 메모리(42)의 내용은 조정 인터페이스(44)에 의해 설정되며, 상기 인터페이스는 외부 컴퓨터(46)(제4도 참조)에 의한 자동 보정모드 동작이나 기술자에 의한 반자동 보정모드 동작에 의해 순차적으로 제어되며 이에 대해서는 이후에 상세히 설명될 것이다. 메모리(42)가 비휘발성이기 때문에, 조정 데이타는 계기(10)가 단전된 경우라도 상기 메모리에 기억되어 있으므로, 전력이 재인가되면 자동적으로 유효적절히 이용될 수 있다.

조정 인터페이스 케이블(47)은 보정 제어 컴퓨터(46)의 병렬 프린터 출력 포트와 고체 계기(10)의 조정 인터페이스(44)를 연결하는데 이용된다. 조정 인터페이스(44)는 조정 IC 의 인터페이스 논리 조건을 줄이기 위해 제11a도 내지 제11c도에 기술된 간단한 직렬 인터페이스 프로토콜을 실행하고 보정 제어 컴퓨터 프린터 포트는 보통 비트-직렬 바이트-병렬 프로토콜을 제공하기 때문에, 조정 인터페이스 신호를 필요한 방식으로 조작하는데 특수 컴퓨터 소프트 웨어가 필요하다. 그러한 소프트웨어의 기록은 당분야의 기술자에게서 간단한 것이므로 이에 대해서는 상세히 설명하지 않기로 한다.

조정 인터페이스 케이블(47)의 주기능은 컴퓨터 포트 데이타선과 적당한 조정 인터페이스 신호선을 연결하는 것이며, 다른 기능으로는 조정 IC 의 비휘발성 메모리를 프로그램하는데 이용되는 필요한 크기와 타이밍의 에러 프로그래밍 전압을 발생시키는 것이다. 프로그래밍 전압 발생기를 케이블에 배치함으로써 단일 고체 계기의 비용이 절감되고 공인되지 않은 재프로그래밍이 이 분야에 어느 정도 보장된다. 필요한 프로그래밍 전압 특성은 제11c도에 도시되어 있다.

제5도 및 제5a도에는 가변저항 분할기(38a)가 상세히 도시되어 있다. 변압기(20)의 출력은 연산 증폭기(52)의 비반전 입력단자에 공급된다. 연산증폭기(52), 고정 저항(54, 56), 그리고 저항열(58)과 1 대 64 멀티플렉서(60)의 조합으로 형성된 전압 분할기는 비반전 이득 증폭기를 형성하고, 상기 비반전 증폭기의 이득은 1 대 64 멀티플렉서(60)의 세팅에 의해 결정된다. 상기 1 대 64 멀티플렉서(60)는 멀티플렉서 출력[및 연산 증폭기(52)의 입력]을 선형 저항열(58)의 64개 노드들중 하나에 송신함으로서 회로 수득을 제어한다.

1 대 64 멀티플렉서의 기능은 제5a도에 상세히 도시되어 있다. 전압 분할기는, 단부점을 포함하여 총 64개의 상호접속 노드를 가지고 총 저항값이 기본 저항값 R의 3배인 63개 집적 폴리실리콘 저항열(58)로 구성된다. 분할기 출력과 개별 저항 노드들의 연결과정은 3개 스테이지의 아날로그 스위치 쌍에 의해 달성된다. 스테이지 1 은 32쌍의 스위치(62, 64)로 구성된다. 스테이지 2 는 16쌍의 스위치(66, 68)로 구성되며, 스테이지 3은 16개의 스위치(70)로 구성된다.

최하위 스위치 제어 비트[LSB](b1)는 참(높은 상태)일 때는 모든 스위치(62)가 폐쇄되게 하고 모든 스위치(64)가 개방되게 한다. 따라서 만일 b1 이 거짓(낮은 상태)이면 저항열(58)의 최상부 지점에서 시작하고 b1 이 참(높은 상태)이면 최상부 지점아래에 있는 제 1 노드에서 시작하는 저항열(58)의 다른 모든 노드에 대한 전송로가 형성된다. 따라서 가능한 전송로의 갯수는 저항 노드의 갯수(총 64개)에서 32개로 줄어든다.

유사한 방식으로, 비트(b2)의 상태는 스위치쌍(64, 68)을 제어하고 가능한 전송로의 갯수는 32개에서 16개로 줄어든다.

결국, 스위치쌍(66, 68)으로부터의 16개 전송로는 4 대 6 디코더(72)에 의해 제어되는 16개 스위치(70)에 의해 한 경로만 선택된다. 비트(b3 내지 b6)는 1 대 64 멀티플렉서 6비트 이득 제어 워드의 상위 4비트로 구성된다.

따라서, 저항열(58)과 관련 아날로그 멀티플렉서는 프로그래밍 입력이 2 진수 0 일 때 등가 와이퍼(wiper)가 상부 지점에 있고 프로그래밍 입력이 2 진수 63 (모두 1)일 때 등가 와이퍼 가 최하부 지점에 있는 프로그램 가능한 분할기를 형성한다.

제5도에 있어서, 고정 저항(54, 56)이 기본 저항값 R 의 8배와 44배 값을 갖는 것을 인식해야 한다. 상술한 1 대 64 멀티플렉서(60)가 동작되면, 총 평형 조정 블럭의 이득은:이며, 그 범위는 1.170(n=0)에서부터 1.250 (n=63)까지 이고, 여기서 n 은 노드번호, 0, 63 에 해당한다. n에서의 하나의 LSB 변화에 대한 평균 이득 변화는 0.105 퍼센트이다. 수급 계기 테스트의 해상도와 이에 따른 고체 계기의 희망의 최소소정 해상도는 0.1 퍼센트이다.

제6도에는 위상 조정 블럭(40a)의 상세한 실행이 도시되어 있다. 고정된 양의 위상 지연은 IC 저항열(76)과 외부저항(40b)의 병렬 조합과 외부 커패시터(40c)에 이루어진다. 저항열(76)의 총저항 값은 저항(40b)의 저항값보다 적어도 10배이상이 되도록 선택되므로 총 위상지연은 주로 보다 안정한 외부 소자(40b, 40c)에 의해 결정된다. 이러한 구조는 회로 위상 지연을 IC 폴리실리콘 저항(76)과 관련된 높은 온도 계수 및 큰 초기 공차가 면제되도록 제공된다.

곱셈기 전압 입력을 구동하는 위상 조정 블럭(40a)의 출력은 10개의 아날로그 스위치[78(1)-78(10)]에 의해 저항열(76)의 10개 노드중 한 노드에 전송된다. 상기 스위치[78(1)-78(10)]중 하나의 스위치만이 그때 폐쇄된다. 폐쇄된 특정 스위치는 하기에 상세히 서술되는 조정 인터페이스 및 메모리로부터 4 대 16 디코더(74)로 전송되는 4 비트에 의해 제어된다. 3 전력 시스템 위상보다 적게 감시하는 계기에 대해 IC 전압 출력을 접지하기 위해 부가적인 스위치[78(11)]가 제공된다.

따라서 상기 회로를 통해 성취가능한 위상 지연량은 스위치[78(1)]가 폐쇄되었을 경우의 거의 0 으로부터 스위치[78(11)]가 개방되었을 경우의 최대까지 변한다. 최대 위상 지연양은 다음과 같이 개략적으로 연산될 수 있다:

여기서, Rtotal은 외부 저항(40b)과 총 내부저항(76)의 병렬 조합이고, C 는 외부 커패시터(40c)이고, f 는 인터레스트의 전력선 주파수이다.

성취가능한 총 지연량은 외부 저항(40b, 40c)의 저항값에 의해 넓은 범위에 걸쳐 변할 수 있다. 조정 증분의 수는 내부 저항(76)의 갯수에 고정된 상태로 존재하므로, 조정 범위와 조정 해상도 사이에 평행상태가 취해져야 한다. 스텝당 약 2분의 조정 증분이 편리한데, 왜냐하면 이 값이 테스트 암페어수에서 0.1 퍼센트에 가까운 전력 정합조정 해상도와 0.5 의 선전력 계수를 산출하기 때문이다.

제7도에는 옵셋 조정 회로(50)가 상세히 도시되어 있다. 이러한 옵셋 조정회로는 가변저항 분할기(50a)밖의 저항(50b)으로 형성된 T 회로망에 의해 옵셋 보정 전류로 변환되는 프로그램가능한 출력 전압을 -Vref 로부터 +Vef 까지 발생한다.

음 기준전원(-Vref)은 상술한 계기 곱셈기로부터 직접 이용할 수 있다. 그러나, 대칭의 쌍극 출력전압 범위가 바람직하기 때문에, 연산 증폭기(86) 및 이와 관련된 정합 피드백 저항(87)을 이용하여 양 기준전압(+Vref)이 발생된다. 따라서 연산 증폭기(86)는 단위 반전 이득을 갖는다.

31개의 동일한 폴리실리콘 저항열[80(1) 내지 80(31)]은 양 및 음 기준전원(+Vref, -Vref)사이에 연결된다. 5 대 32 디코더(84)에 의해 제어되는 32개의 아날로그 스위치(82)는 조정 인터페이스(44)와 비휘발성 메모리(42)로부터 디코더(84)로 수신된 비트값에 따라 상기 스위치들(82)중 하나의 스위치가 폐쇄되게 한다. 디코더(84)는, 프로그래밍 입력이 0 일 때 최고 음 저항 노드(81)에 연결된 스위치[82(1)]가 폐쇄되고 프로그래밍 입력이 2 진수 31(모두 1, 즉 '111')일 때 최고 양 저항노드(83)에 연결된 스위치[82(32)]가 폐쇄되도록 연결된다.

만일 T 회로망(50b)에 의해 부여된 부하 임피던스가 저항(80)의 임피던스 보다 상당히 클 경우, 아날로그 스위치(80)의 접속점(85)의 출력 전압은 다음과 같음을 알수 있다:

위상 조정 블럭(40a)에서와 유사한 방식으로, T 회로망(50b)의 출력(89)의 총 옵셋 조정 전류 범위는 T 회로망을 달리 설계함으로써 선택할 수 있지만, 조정 증분의 수는 저항 (80)의 갯수에 고정되어 있다. 즉, 가능한 조정 세팅의 수는 저항(80)의 갯수보다 하나 더 크다. 또한 전력계 정합 증분을 10 퍼센트의 테스트 암페어스에서 거의 0.1%로 산출하는 옵셋 조정 전류증분[노드(89)에서 나오는 전류]이 선택되는 것이 바람직하다.

제8도에는 조정가능한 리세팅 전류를 저항(49)을 통해 전송함으로써, (제3도 참조), 곱셈기(30)의 총 이득을 제어하는데 이용되는 제어장치(48)가 상세히 도시되어 있다. 곱셈기(30)의 전달기능, 즉 도선(22)의 에너지 매개변수(KVA 또는 KVRs)의 함수로서 나오는 펄스의 갯수는 리세팅 전류에 반비례한다. 그러므로 전달기능 또한 -Vref 에 반비례한다. 음 기준전압(-Vref)은 저항[90(1)]내지 저항[90(128)]으로 이루어진 저항열(90)과 고정 저항(88)에 의해 형성된 저항 분할기에 인가된다. 이들 저항(88, 90)의 상대 치수는 분할기 이득이 1(분할기 상부에 와이퍼 있는 경우)로부터 0.855 [저항(88, 90)의 접속점에 와이퍼 있는 경우]까지 변할 수 있도록 선택된다.

분할기 출력 와이퍼[연산 증폭기(106)의 비반전 입력]의 연결은 아날로그 스위치의 3개 스테이지 (92, 96, 100)에 의해 결정된다. 제 1 스테이지(92)에서는, 스위치들이 그룹당 32개의 스위치로 4 그룹으로 분류된다. 제 2 및 제 3 스테이지 (96,100)에서는 스위치들이 쌍으로 분류된다. 제 1 스테이지(92)에 있는 4 그룹의 스위치들은 5 대 32 디코더(104)에 의해 제어되고, 상기 디코더는 조정 인터페이스(44)로부터 수신된 최하위 5 비트의 번지 정보에 의해 구동된다. 제 1 스테이지(92)의 스위치들을 지난후, 전송 경로의 수는 128 에서 4로 줄어든다. 상위 2 비트(66, 67)는 나머지 2개의 스테이지 (96, 100)의 스위치를 직접 구동하고 4개 경로중 한 경로를 선택한다. 그 결과, n=0 에서 분할기 출력 와이퍼 는 -Vref 에 가장 근접한 저항노드에 연결되고 이득은 1 이다. n=127 에서, 분할기 출력 와이퍼 는 저항[88, 90(128)]의 접속점에 연결되어 가장 낮은 회로이득을 갖게 한다. 프로그래밍 입력과 회로이득의 역관계는 -Vref 가 곱셈기 이득전달 기능이 분모이기 때문에 계기정합과 프로그래밍 입력사이에 직접 관계가 이루어지도록 선택된다.

유효 전달로드는 I-F 변환기(36)의 리세팅 회로에 의해 총이득 회로 출력상에 배치되기 때문에, 연산 증폭기(106)로 구성된 단위이득 버퍼는 저항 분할기 출력을 완충하는데 이용된다. 상기 연산 증폭기(106)의 옵셋 전압 및 순시 응답 특성은 본 발명에 매우 중요한 것이며, IC 연산 증폭기 설계 분야의 숙련자라면 용이하게 해결할 수 있을 것이다.

제3도 및 제5도 내지 제8도의 1 대 64 멀티플렉서(60), 가변저항 분할기(40a), 가변저항 분할기(50a), 및 이득 제어장치(48)의 아날로그 스위치 제어 논리회로는 조정 IC 상에 형성되고 이러한 제어 논리 기능은 비휘발성 메모리(42)로 인가된 비트 직렬 포맷의 데이타를 통해 외부 컴퓨터(46)로부터 액세스된다. 제9도에 있어서, 메모리(42)에 의해 디코더로 제공된 보정 데이타는 위상(A, B, C)에 대한 평형 조정 비트가 각각 비트 0-15, 10-15 및 20-25 인 프로토콜로 된 43비트 코드의 형태를 갖는다. 제6도에 도시된 위상의 조정 비트들은 각각 비트 6-9,16-19, 및 26-29 이다. 제7도에 도시된 옵셋 조정 비트는 비트 30-34로 구성되고, 제6도에 나타낸 이득 조정 비트들은 비트 35-41로 구성된다. 비트 42는, 음전력 흐름뿐만 아니라 소비자로부터 소비자로의 양전력 흐름이 누적되는 것을 결정하는 디텐트(detent)는 논리기능이 가능한지의 여부를 나타내는 디텐트 비트이다.

외부 컴퓨터(46)와 조정 인터페이스(44)사이의 통신 프로토콜이 제11a도, 11b도, 및 11c 도에 상세히 도시되어 있다. 제11a도는 1 대 43 데이타 선택기(116)(제10도)를 사용하여 보정 제어선의 상태를 판독하는 과저을 설명한 것이다. 이러한 과정동안 프로그래밍 전압선(VPP)과 직렬 입력선(SI)은 0으로 세팅된다. 특정 인터페이스 동작 모드를 선택하는 2개의 제어선(SEL1 및 SEL2)도 초기에는 0으로 세팅되어 1 대 43 데이타 선택기(116)를 제어하는 카운터(118)를 클리어한다. 그후, 상기 제어선(SEL1, SEL2)은 0(낮은 상태)과 1(높은 상태)로 각각 세팅되어 적당한 모드의 제어 논리상태를 취한다. 제어선이 적당한 상태로 세팅되면, 43개 제어선중 최하위 비트(비트 0)에 해당하는 논리상태는 SO직렬 출력선(118)상에 나타난다. 최하위 비트 이상의 비트상태는 시프트 클럭선(SCL)(120)을 이용하여 직렬 출력선으로 클럭된다. 보정 제어선의 상태는 시프트 클럭파(120)의 하강시(하강구간) 직렬 출력선상에서 안정된다. 이러한 방식으로, 43개 제어선 상태 모두는 비트 0부터 시작하여 비트 42까지 외부 컴퓨터에 판독될 수 있다.

제11b도는 데이타를 시프트 레지스터(108)에 기록하는 통신 프로토콜을 설명한 것이다. 상기 데이타는 보정 제어선에 직접 인가되거나, 제4도 및 제5도의 비휘발성 메모리(42)를 실행하는 EPROM 메모리(110)를 프로그래밍하는데 이용된다. 이 과정동안 죽, 제어선(SEL1, SEL2)과 VPP 프로그래밍 전압은 모두 0(낮은 상태)으로 세팅된다. 43비트의 보정 데이타는 비트 0부터 시작하여 비트 42까지 시프트 레지스터(108)로 직렬로 클럭된다. 43비트 모두는 레지스터(108)로 시프트되어야 한다. 부분적인 로딩은 허용되지 않는다. 데이타 비트들은 비트 0에서 시작하여 SI 직렬 입력선(128)상에 직렬로 놓인다. SCL 시프트 클럭선(126)은 각 비트에 대해 한번씩 클럭된다. 직렬 입력 데이타(128)는 시프트 클럭(126)의 상승구간 전부터 안정되어 시프트 클럭의 하강구간후까지 계속 안정되어야 한다. 그러므로, SCL 이 낮은 상태(정지)에 있는 동안 데이타가 바뀐다.

제11c도는 시프트 레지스터(108)로부터 비휘발성 메모리(110)로 데이타를 기록하는 과정을 설명한 것이다. 이 과정동안 SCL 과 SI 입력은 낮은 상태로 유지되어야 한다. 우선, SEL1과 SEL2 제어선은 0으로 세팅된다. 그후, 상기 2개의 제어선은 높은 상태로 세팅되어, 프로그래밍 사이클이 완결되고 VPP가 0으로 다시 떨어질 때까지 높은 상태로 유지되어야 한다. 제어선들이 높은 상태로 세팅된 후, VPP 프로그래밍 전압은 EPROM 메모리에 실행된 특정 설계의 시간과 펄스모양으로 높이 진동한다. 프로그래밍 펄스의 전형적인 길이(제11c도의 t3)는 20msec 이다. 프로그래밍 VPP 펄스가 끝난후, 제어선(SEL1, SEL2)은 다시 0으로 복귀하는데, 이것은 프로그래밍 사이클을 중단하고 43개의 내부 보정 제어선의 제어상태를 EPROM에 출력한다.

외부 컴퓨터(46)로부터의 43 비트 직렬 데이타는 제10도에 도시된 시프트 레지스터(108)에 인가되며, 상기 시프트 레지스터는 출력이 43 비트 EPROM(110)과, 43 비트 1 대 2 채널 멀티플렉서(112)의 한 입력 채널에 연결되는 43 비트 직렬 입력, 병렬 출력 레지스터이다. 멀티플렉서(112)의 다른 입력은 EPROM(110)의 출력과 연결된다. 멀티플렉서(112), 시프트 레지스터(108), 및 EPROM(110)은 외부 컴퓨터(46)(제4도)로부터의 데이타에 따라 제어 논리장치(114)에 의해 제어되며, 선택적으로 (1) 43 비트 데이타를 시프트 레지스터(108)로부터 EPROM(110)으로 프로그램하거나: (2) 데이타를 시프트 레지스터(108)로부터 멀리플렉서(112)를 거쳐 아날로그 스위치로 전송하거나: (3) 데이타를 EPROM(11)으로부터 멀티플렉서(112)를 거쳐 아날로그 스위치로 전송한다.

병렬-직렬 변환기로 작용하는 1 대 43 데이타 선택기(116)와 카운터(117)는 제어선의 제어상태가 외부 컴퓨터로 다시 판독되도록 제공된다. 선택기(116)의 출력은 카운터(117)의 출력에 의해 43 스위치 제어선들중 하나와 연결되고, 상기 카운터는 컴퓨터(46)에 의해 제공된 신호에 의해 크럭되고 시프트 레지스터(108)나 EPROM(110)으로의 데이타 기록에 응답하여 리세팅된다.

일반적으로, 아날로그 스위치들로 멀티플렉서(112)를 통해 제공될 데이타는 EPROM(110)에 의해 제공되며, 제어논리장치(114)에 의해 제어되는 EPROM 데이타는 처음에는 컴퓨터(46)로부터 임시 기억장소용 휘발성 시프트 레지스터(108)로 제공되고 그다음 EPROM으로 제공된다. 그러나, 보정회로를 레스트하기 위해서는 데이타를 EPROM(110)보다는 시프트 레지스터(108)로부터 스위치로 직접 제공하는 것이 바람직한데, 그 이유는 데이타를 휘발성 시프트 레지스터에 기록하는 것이 20msec더 빨리 실행될 수 있기 때문이다. 또한, 악화되기 전에 EPROM에 기록될 수 있는 시간이 한정되어 있기 때문에, EPROM(110)이 아니라 휘발성 시프트 레지스터(108)를 통해 보정회로의 테스트를 수행하는 것이 바람직하다.

조정 IC 및 관련 계기 설계는 적어도 3개의 다른 부류의 계기 보정절차를 허용한다. 폐쇄루프 완전자동 보정 모드에서, 외부 컴퓨터는 그 출력 펄스 주파스와 표준 계기의 출력(계기 둘다 공지된 부하를 가짐)을 비교하므로써 테스트중인 계기(MUT)의 출력 성능의 검사를 제어하고, 또한 조정 IC EPROM 메모리의 데이타를 변화시킴으로써 계기 보정 스위치를 필요한만큼 보정한다.

MUT의 보정은, 기술자가 개별적으로 MUT의 동정을 표준 계기의 동정에 대해 측정하고(완전히 보정된 계기의 경우 100% 가 되는 백분율 정합수로 표현되는) 최종 동정 측정량을 외부 컴퓨터에 기록하는 반자동 모드로 수행될 수 있다. 그후, 외부 컴퓨터와 소프트웨어는 검사될 각각의 성능 매개변수상에서 100% 정합을 이루는데 필요한 보정 스위치 변화와 이에 따른 EPROM 프로그래밍의 변화를 결정한다.

또 다른 계기 보정 모드인 수동 모드에서, 기술자는 반자동 동작으로 기술된 것처럼 계기정합을 테스트하고, 백분율 정합 데이타를 해석하고, 100% 정합에 필요한 만큼 EPROM 비트 변화를 독립적으로 결정하고, 컴퓨터와 소프트웨어를 사용하여 새로운 제어수를 EPROM 에 직접 세팅한다.

본 발명에 기재된 고체계기의 보정기능은 양호하게 작동된다. 그러나, 여러 가지 계기 보정 조정(예를 들어, 요소 평형 및 총이득)은 매우 자연스럽게 상호작동된다. 본 기술분야의 숙련자라면 컴퓨터에 의해 자동으로 수행되거나 기술자의 도움을 받아 수행되는 보정 처리는 적어도 어느 정도는 상호작동 처리인 것을 알 수 있을 것이다.

Claims

전력선 전류 및 전압을 측정하므로써 도선 에너지 사용 매개변수를 결정하고 이에 따라 상기 에너지 매개변수들과 연관된 출력신호를 얻는 신호 처리 회로를 포함하며, 신호 처리호로내에 분포된 이득, 위상, 및 옵셋 에러의 결과로 에러가 상기 출력신호에 함유되는 전기 계기용 전력 측정 보정 시스템에 있어서, 상기 출력 신호의 에러중 하나의 에러를 정정하기 위하여 보정에 따른 보정 데이타를 저장하기 위한 메모리 수단과, 다수의 상호접속된 저항과, 다수의 전기 제어 스위치의 온 및 오프 상태에 따른 출력 전압 분할기값을 갖는 가변 전압 분할기 회로망을 형성하기 위하여 상기 다수의 저항과 상호접속되는 다수의 전기제어 스위치와, 상기 보정 데이타에 의해 제공되는 보정을 표시하는 전압 분할기 회로망으로부터의 신호 출력을 얻기 위한 수단과, 에러들중 하나를 정정하기 위해 상기 가변 전압 분할기 회로망으로 부터의 신호출력을 신호 처리회로로 전송함으로써 상기 신호 처리회로를 보정하는 수단을 포함하는 것을 특징으로 하는 전력 측정 보정 시스템.
제1항에 있어서, 상기 전기제어 스위치는 트랜지스터 스위치로 구성되는 것을 특징으로 하는 전력 측정 보정 시스템.
제2항에 있어서, 상기 각각의 트랜지스터 스위치의 상태는 비휘발성 메모리에 기억된 데이타에 의해 제어되는 것을 특징으로 하는 전력 측정 보정 시스템.
제3항에 있어서, 상기 다수의 저항은 그 사이의 노드와 직렬로 연결되며, 상기 다수의 스위치는 상호연결되고 또한 상기 노드와 상호접속되므로써 특정 노드와 연결된 스위치로부터의 단일출력이 형성되는 것을 특징으로 하는 전력 측정 보정 시스템.
제4항에 있어서, 상기 메모리 수단에 기억된 데이타는 상기 스위치의 단일 출력이 연결되는 특정 노드를 나타내는 것을 특징으로 하는 전력 측정 보정 시스템.
제5항에 있어서, 상기 에러들중 적어도 하나를 정정하는데 필요한 희망의 보정에 대응하는 보정 데이타를 나타내는 상기 메모리 데이타를 저장하는 메모리 수단을 연산하기 위한 컴퓨터 수단을 부가로 포함하는 것을 특징으로 하는 전력 측정 보정 시스템.
제6항에 있어서, 상기 컴퓨터 수단과 상기 메모리 수단 사이에 보정 데이타의 직렬 흐름을 인터페이스하는 직렬-병렬 인터페이스 수단을 포함하는 것을 특징으로 하는 전력 측정 보정 시스템.
제7항에 있어서, 상기 직렬-병렬 인터페이스 수단은 시프트 레지스터를 포함하는 것을 특징으로 하는 전력 측정 보정 시스템.
제8항에 있어서, 상기 시프트 레지스터 및 메모리 수단중 어느 하나와 상기 스위치 수단으로부터 신호 흐름경로를 설정하는 멀티플렉서 수단을 포함하는 것을 특징으로 하는 전력 측정 보정 시스템.
제9항에 있어서, 상기 멀티플렉서 수단은 상기 신호 흐름경로를 선택하기 위하여 계기의 동작 모드나 테스트 모드를 나타내는 제어 신호에 응답하는 수단을 포함하는 것을 특징으로 하는 전력 측정 보정 시스템.
제8항에 있어서, 상기 전기 제어 스위치의 상태를 결정하기 위한 멀티플렉서 수단의 출력을 판독하는 수단을 포함하는 것을 특징으로 하는 전력 측정 보정 시스템.
제9항에 있어서, 상기 멀티플렉서 수단과 전기 제어 스위치를 인터페이스하는 디코더 수단을 포함하는 것을 특징으로 하는 전력 측정 보정 시스템.
제12항에 있어서, 상기 디코더 수단은 하기와 같은 포맷을 갖는 데이타 워드를 디코딩하는 수단을 포함하는 것을 특징으로 하는 전력 측정 보정 시스템.
제8항에 있어서, 입력 명령신호에 응답하여 상기 시프트 레지시터와 메모리 수단의 판독 모드 및 기록 모드의 동작을 선택적으로 설정하기 위하여 입력 명령 신호에 응답하는 디코더 수단을 포함하는 것을 특징으로 하는 전력 측정 보정 시스템.
제1항에 있어서, 상기 신호 처리회로는 전류 및 전압 측정 신호를 얻기 위해 상기 전력선과 연결되는 측정수단과, 아날로그 도선 에너지 매개변수 측정신호를 얻기 위하여 상기 전류 및 전압 측정 신호를 서로 곱하는 곱셈기 수단과, 상기 아날로그 도선 에너지 매개변수 측정 신호를 상기 아날로그 도선 에너지 매개변수 측정 신호와 연관된 주파수를 갖는 출력 신호로 변환하는 변환기 수단을 포함하는 것을 특징으로 하는 전력 측정 보정 시스템.
제1항에 있어서, 상기 저항은 폴리실리콘으로 형성되는 것을 특징으로 하는 전력 측정 보정 시스템.
제16항에 있어서, 상기 다수의 상호접속된 저항과, 상기 다수의 전기 제어 스위치와, 상기 전압 분할기 회로망으로부터 신호 출력을 얻기 위한 수단과, 상기 신호 출력을 전압 분할기 회로망으로부터 신호 처리회로로 연결하는 수단은 단결정 집적회로상에 형성되는 것을 특징으로 하는 전력 측정 보정 시스템.
제17항에 있어서, 상기 단결정 집적회로는 상기 다수의 상호접속된 저항과, 다수의 전기제어 스위치와, 상기 전압 분할기 회로망으로부터 신호 출력을 얻는 수단과, 상기 신호출력을 가변 전압 분할기 회로망으로부터 신호 처리회로에 연결하는 수단 각각을 하나이상 포함함으로써, 하나이상의 이득과 옵셋과 위상 에러는 상기 단결정 집적회로에 의해 동시에 정정될 수 있는 것을 특징으로 하는 전력 측정 보정 시스템.
제18항에 있어서, 상기 단결정 집적회로느 상기 보정 데이터를 저장하기 위해 비휘발성 메모리를 부가로 포함하는 것을 특징으로 하는 전력 측정 보정 시스템.
전력선 전류 및 전압을 측정하므로써 도선 에너지 사용 매개변수를 결정하고 이에 따라 상기 에너지 매개변수들과 연관된 출력 신호를 얻는 신호처리회로를 포함하며, 신호 처리회로내에 분포된 위상 에러의 결과로 에러가 상기 출력신호에 함유되는 전기 계기용 전력 측정 보정 시스템에 있어서, 다수의 상호접속된 저항과 다수개의 전기제어되는 스위치로 구성되는 조정가능한 전압 분할기 회로망과, 커패시터와 직렬인 저항으로 구성된 저역 회로망을 포함하며, 상기 조정가능한 전압 분할기 회로망과 스위치는 단결정 집적회로상에 형성되며, 상기 전기제어되는 스위치는 다수의 전기제어 스위치의 온 및 오프 상태에 의존하는 가변 전압분할 비율과 출력 터미널을 갖는 가변 저항 분할기 회로망을 형성하기 위하여 상기 다수개의 저항과 상호연결되며, 상기 지역 회로망의 저항은 상기 조정가능한 전압 분할기 회로망과 병렬로 연결되며, 상기 저항의 저항값은 전압 분할기 회로망의 총 저항값보다 적으므로, 전압 분할 비율이 변화됨에 따라 상기 저역필터내 저항과 연결되지 않은 저역 회로망내 커패시터의 터미널과 전압 분할기 회로망의 출력 터미널 사이에 측정된 전압의 위상은 상기 전압 분할 비율에 비례하여 변화되는 것을 특징으로 하는 전력 측정 보정 시스템.
제15항에 있어서, 상기 변환기 수단은 기준전원을 포함하며, 상기 연결수단은 상기 신호처리회로의 복합 이득조정을 제공하기 위하여 전압 분할기 회로망들중 하나를 상기 기준 전원과 변환기 수단사이에 연결하는 수단을 포함하는 것을 특징으로 하는 전력 측정 보정 시스템.
전력선 전류 및 전압을 측정하므로써 도선 에너지 사용 매개변수를 얻고 이에 따라 상기 에너지 사용 매개변수들과 연관된 출력 신호를 얻는 신호 처리회로를 포함하며, 신호 처리회로내에 분포된 이득, 이상, 및 옵셋 에러의 결과로 정합 에러가 상기 출력신호에 함유되는 전기 계기에서, 집적회로와; 상기 집적회로상에 형성된 다수의 저항과; 상기 집적회로상에 형성되며, 트랜지스터의 각 상태에 의존하는 가변 전압 분할기 회로망을 형성하기 위해 상기 다수의 저항과 상호접속되는 트랜지스터를 포함하는 전기 제어 스위치 수단과; 상기 집적회로상에 형성되어 트랜지스터를 포함하는 전기 제어 스위치 수단과; 상기 집적회로상에 형성되어 트랜지스터의 온 및 오프 상태에 대응하는 데이타를 기억하는 메모리 수단과; 상기 메모리 수단으로부터의 제어신호를 상기 트랜지스터에 연결하는 수단과; 상기 가변 전압 분할기 회로망과 상기 신호 처리회로를 연결하는 수단; 으로 구성되는 전력 측정 보정 장치를 포함하는 전기 계기의 보정 방법에 있어서, 상기 신호 처리회로의 정합 에러를 측정하는 단계와, 상기 정합 에러의 측정된 값에 따라 상기 신호 처리회로의 각각의 보정회로에 필요한 보정 정정량을 추정하는 단계와, 상기 보정 정정에 대응하는 보정 데이타를 그 저장수단인 메모리 수단에 제공하는 단계와, 상기 정합 에러를 감소시키기 위해 상기 메모리 수단에 저장된 보정 데이타에 따라 상기 트랜지스터의 온 및 오프 상태를 제어하는 단계를 포함하는 것을 특징으로 하는 전기 계기 보정 방법.
제22항에 있어서, 상기 메모리 수단은 비휘발성 메모리 수단을 포함하는 것을 특징으로 하는 전기 계기 보정 방법.
제22항에 있어서, 상기 보정 데이타 제공단계는 보정 데이타를 상기 집적 회로 외부의 소스로부터 상기 메모리 수단에 제공하는 단계와, 상기 메모리 수단이 제어 신호를 상기 트랜지스터에 제공할 수 있게 하는 단계를 포함하는 것을 특징으로 하는 전기 계기 보정 방법.
제24항에 있어서, 상기 집적 회로 외부의 소스는 외부 컴퓨터와, 상기 정합 에러를 측정하고 이에 응답하여 보정 데이타를 결정하는 보정 컴퓨터를 위한 프로그램과, 상기 보정을 집적회로에 연결하는 수단을 포함하는 것을 특징으로 하는 전기 계기 보정 방법.
제25항에 있어서, 현재의 보정을 확인하기 위하여 상기 메모리 수단을 보정 컴퓨터로 판독하는 단계를 부가로 포함하는 것을 특징으로 하는 전기 계기 보정 방법.
제25항에 있어서, 상기 보정 데이타를 상기 휘발성 메모리에 제공하는 단계와, 상기 정합 에러 측정 단계를 반복하는 단계와, 보정 데이타를 상기 휘발성 메모리에 제공하는 보정 정정을 추정하는 단계와, 상기 정합 에러가 허용가능한 오차범위에 있을 때까지 정합 에러를 감소시키기 위해 상기 보정 데이타에 따라 트랜지스터를 제어하는 단계와, 마지막 보정 데이타를 상기 비휘발성 메모리에 이송하는 단계를 부가로 포함하며, 상기 메모리 수단은 비휘발성 영구 메모리와 제 2 휘발성 메모리를 포함하는 것을 특징으로 하는 전기 계기 보정 방법.
제27항에 있어서, 상기 방법은 보정 컴퓨터에 의해 자동으로 실행되는 것을 특징으로 하는 전기 계기 보정 방법.
제27항에 있어서, 상기 방법은 보정 데이타를 상기 메모리 수단에 제공하는데 상용되는 보정 컴퓨터에 의해 반 자동으로 실행되는 것을 특징으로 하는 전기 계기 보정 방법.
제6항에 있어서, 상기 컴퓨터 수단은 상기 전기 계기의 외부에 있으며, 상기 보정 데이타를 그 저장수단인 메모리 수단에 전송하기 위하여 상기 컴퓨터 수단을 메모리 수단에 연결하는 수단을 부가로 포함하는 것을 특징으로 하는 전력 측정 보정 시스템.
제6항에 있어서, 상기 메모리 수단은 비휘발성 영구 메모리와 제 2 휘발성 메모리를 포함하며, 상기 보정 데이타를 휘발성 메모리에 제공하는 수단과, 희망의 최종 보정에 대응하는 보정 데이타가 얻어질 때까지 상기 컴퓨터 수단에 의한 보정 동작을 위해 상기 휘발성 메모리내의 보정 데이타를 이용하는 수단과, 상기 최종 보정 데이타를 영구저장용 비휘발성 메모리로 이송하는 수단을 부가로 포함하는 것을 특징으로 하는 전력 측정 보정 시스템.
제31항에 있어서, 상기 보정 데이타 이용수단은 상기 스위치 수단으로부터의 신호 흐름 통로를 설정하기 위한 멀티플렉서 수단과 상기 휘발성 메모리와 비휘발성 메모리중 어느 하나를 포함하는 것을 특징으로 하는 전력 측정 보정 시스템.