KR0141326B1 - Data transmission control method - Google Patents
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Abstract
본 발명은 데이터 전송 제어방법에 관한 것으로, 단일의 데이터 송신장치(50)로부터 전송되는 데이터를 수신하는 복수의 데이터수신장치(60, 70)에서 어느 일측의 데이터수신장치에 인가되는 데이터를 반전처리하여 데이터수신장치의 지정이 가능하게 되고, 상기 데이터송신장치로부터 전송되는 데이터의 반전처리는 상기 복수의 데이터수신장치(60, 70)의 어느 일측에 부가되어 클럭신호에 대해 데이터의 반전처리를 수행하여 데이터개시/종료조건이 다른 데이터수신장치에 대해 반전되도록 하는 인버터수단(80)에 의해 실행되도록 하여 단일의 데이터송신장치(50)로부터 복수의 데이터수신장치(60, 70)에 스위칭적으로 데이터를 전송하는 경우에 어느 일측의 데이터수신장치에 인가되는 클럭신호에 대한 데이터개시/종료조건을 반전시켜 각 데이터수신장치의 데이터 및 데이터종료에 관한 조건이 상호 역관계로 되도록 함으로써 별개의 어드레스비트라든지 칩선택신호의 사용없이도 목적으로 하는 데이터의 전송이 가능하도록 하는 것이다.The present invention relates to a data transmission control method, in which a plurality of data reception devices (60, 70) receiving data transmitted from a single data transmission device (50) inverts data applied to a data reception device on either side. The data receiving apparatus can be designated, and the inversion processing of the data transmitted from the data transmitting apparatus is added to any one side of the plurality of data receiving apparatuses 60 and 70 to perform data inversion processing for the clock signal. The data start / end conditions are executed by the inverter means 80 such that the data start / end conditions are reversed with respect to the other data receiving devices so as to switch data from the single data transmitting device 50 to the plurality of data receiving devices 60, 70. In the case of transmitting the data, the data start / end conditions of the clock signal applied to the data receiving device on either side are reversed. The data and the conditions for the data end Toka distinct address bits by making mutually inverse relationship to enable the transfer of the data of interest without the use of the chip select signal.
Description
제1도는 종래의 일예에 따른 단일의 데이터송신장치로부터 복수의 데이터수신장치에 데이터를 전송하는 경우의 데이터전송 제어방식을 설명하는 예시도,1 is an exemplary view illustrating a data transmission control method in the case of transmitting data from a single data transmission device to a plurality of data reception devices according to a conventional example;
제2도는 종래의 다른 예에 따른 단일의 데이터송신장치로부터 복수의 데이터수신장치에 데이터를 전송하는 경우의 데이터전송 제어방식을 설명하는 예시도,2 is an exemplary view illustrating a data transmission control method when data is transmitted from a single data transmission device to a plurality of data reception devices according to another conventional example.
제3도는 본 발명에 따른 데이터전송 제어방법을 설명하기 위한 단일의 데이터송신장치와 복수의 데이터수신장치의 블럭구성도,3 is a block diagram of a single data transmission device and a plurality of data reception devices for explaining a data transmission control method according to the present invention;
제4도는 제3도에 도시된 본 발명에 따른 데이터전송 제어방법을 설명하기 위한 파형도이다.4 is a waveform diagram illustrating a data transmission control method according to the present invention shown in FIG.
*도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10, 40, 50: 데이터송신장치20, 30, 42, 44: 데이터수신장치10, 40, 50: data transmitter 20, 30, 42, 44: data receiver
22, 32: 어드레스버퍼24, 34: 디코더22, 32: address buffer 24, 34: decoder
26, 36: 제어로직60, 70: 데이터수신장치,26, 36: control logic 60, 70: data receiving device,
62, 72: 제어로직64, 74: 데이터개시/종료로직62, 72: control logic 64, 74: data start / end logic
66, 76: 데이터버퍼68, 78: 데이터디코더66, 76: data buffer 68, 78: data decoder
본 발명은 데이터전송 제어방법에 관한 것으로, 보다 상세하게는 단일의 데이터송신장치로부터 복수의 데이터수신장치측에 교번적으로 데이터를 전송하는 경우에 각 데이터 수신장치에 대해 클럭신호에 관련되어 설정되는 데이터개시/죵료시점이 상호 반전되는 상태가 되도록 제어하여 복수의 데이터수신장치에 교대로 데이터가 전송되도록 하기 위한 데이터 전송 제어방법에 관한 것이다.The present invention relates to a data transmission control method, and more particularly, in the case of alternately transferring data from a single data transmission device to a plurality of data reception device sides, the data transmission device is set in association with a clock signal. The present invention relates to a data transmission control method for controlling data start / end times to be inverted to allow data to be transmitted to a plurality of data receiving devices alternately.
주지된 바와 같이, 대용량의 정보를 고속으로 처리하여 그 처리결과데이터를 교환전송하는 데이터통신방식에 따르면, 데이터를 전송하는 데이터 송신장치와 그 전송되는 데이터를 수신하는 데이터 수신장치 상호간에 데이터의 송신 및 수신에 관한 역할을 교대하면서 데이터의 교환이 수행되거나, 단일의 송신측 장치로부터 복수의 수신측 장치로 데이터를 스위칭적으로 전송하는 경우가 고려될 수 있다.As is well known, according to the data communication method of processing a large amount of information at high speed and exchanging the processing result data, data is transmitted between a data transmitting apparatus for transmitting data and a data receiving apparatus for receiving the transmitted data. And a case in which data exchange is performed while alternately serving roles, or switching data is transmitted from a single transmitting apparatus to a plurality of receiving apparatuses.
그러한 데이터통신방식에 따르면, 상호 대응적으로 데이터를 교환하는 경우에는 각 장치간에 미리 규정된 통신프로토콜, 예컨대 데이터의 송신을 위한 데이터전송신호의 송신이라든지 데이터의 수신준비완료를 나타내는 수신준비완료신호의 전송, 데이터의 수신완료를 나타내는 데이터수신확인신호의 전송 등과 같은 데이터 송신 및 수신에 관한 규정을 기초로 상호 데이터의 교환이 수행된다.According to such a data communication method, when data are exchanged in correspondence with each other, a pre-defined communication protocol between each device, for example, transmission of a data transmission signal for data transmission or reception of a reception ready signal indicating completion of reception of data. The exchange of data with each other is performed on the basis of provisions on data transmission and reception such as transmission, transmission of a data reception confirmation signal indicating completion of data reception, and the like.
이에 대해, 단일의 데이터 송신장치로부터 복수의 수신장치측으로 데이터를 교번전송하는 경우에 그 데이터 송신장치는 데이터를 전송할 복수의 데이터 수신장치를 선택적으로 스위칭지정하여 필요한 데이터의 전송을 수행하게 된다.On the other hand, when data is alternately transmitted from a single data transmitting apparatus to a plurality of receiving apparatuses, the data transmitting apparatus selectively switches a plurality of data receiving apparatuses to which data is to be transmitted to perform necessary data transfer.
즉, 제1도에 도시된 바와 같이, 단일의 데이터송신장치(10)로부터 데이터전송라인(11)을 매개하여 전송되는 데이터를 수신하는 제1의 데이터수신장치(20)는 상기 데이터송신장치(10)로부터 데이터 수신장치(20)를 지정하는 어드레스를 버퍼링하는 어드레스버퍼(22)와, 그 어드레스버퍼(22)에 버퍼링된 어드레스를 디코딩하여 자신의 어드레스인지를 판단하는 디코더(24), 이 디코더(24)의 판단 결과 자신의 어드레스인 경우 상기 데이터송신장치(10)로부터 전송되는 데이터의 교환을 제어하는 제어로직(26)으로 구성되고, 또 제2의 데이터수신장치(30)도 유사하게 상기 데이터송신장치(10)로부터 그 데이터수신장치(30)를 지정하는 어드레스를 버퍼링하는 어드레스 버퍼(32)와, 그 어드레스 버퍼(32)에 버퍼링된 어드레스를 디코딩하여 자신의 어드레스인지를 판단하는 디코더(34), 이 디코더(34)의 판단결과 자신의 어드레스인 경우 상기 데이터 송신장치(10)로부터 전송되는 데이터의 교환을 제어하는 제어로직(36)으로 구성된다.That is, as shown in FIG. 1, the first data receiving apparatus 20 for receiving data transmitted via the data transmission line 11 from a single data transmitting apparatus 10 is the data transmitting apparatus ( 10, a decoder 24 for buffering an address designating the data receiving apparatus 20, and a decoder 24 for decoding the address buffered in the address buffer 22 and determining whether it is its own address. As a result of the determination in (24), it is composed of a control logic 26 for controlling the exchange of data transmitted from the data transmitting apparatus 10 when the address is its own, and the second data receiving apparatus 30 is similarly described above. The address buffer 32 buffers an address designating the data receiver 30 from the data transmitter 10, and the address buffered in the address buffer 32 is decoded to determine whether it is its own address. Decoder 34, and the case where the judgment result of its address decoder 34 consists of a control logic 36 for controlling the exchange of data transmitted from the data transmitting apparatus 10.
따라서, 그러한 데이터통신방식에서는 상기 데이터 송신장치(10)로부터 데이터라인(11)을 통해 전송되는 어드레스가 각 데이터 수신장치(20, 30)의 어드레스 버퍼(22, 32)에 버퍼링되고, 그 어드레스가 각 디코더(24, 34)에서 판단되어 자신의 어드레스인 경우에는 해당하는 데이터 수신장치(20 또는 30)의 제어로직(26 또는 36)에 의해 상기 데이터 송신장치(10)로부터 전송되는 데이터를 스위칭적으로 수신하게 된다.Therefore, in such a data communication method, an address transmitted from the data transmission apparatus 10 through the data line 11 is buffered in the address buffers 22 and 32 of each data reception apparatus 20 and 30, and the address is In the case of its own address determined by the decoders 24 and 34, the control logic 26 or 36 of the corresponding data receiving apparatus 20 or 30 switches the data transmitted from the data transmitting apparatus 10. Will be received.
그러나, 그 제1도에 도시된 데이터전송방식에서는 상기 데이터송신장치(10)로부터 데이터를 교번적으로 수신하기 위해 각 데이터 수신장치(20, 30)측에는 어드레스를 디코딩하고 그 디코딩된 어드레스에 의해 지정되어 전송되는 데이터의 수신을 제어하기 위한 별도의 하드웨어 구성이 필요하게 된다.However, in the data transmission method shown in FIG. 1, in order to alternately receive data from the data transmission apparatus 10, each data receiving apparatus 20, 30 decodes an address and designates it by the decoded address. There is a need for a separate hardware configuration for controlling the reception of the transmitted data.
그러한 데이터전송방식과는 다른 데이터전송방식으로서는 제2도에 도시된 바와 같이 데이터 송신장치(40)에 대해 복수의 데이터 수신장치(42, 44)가 접속되는 경우, 상기 데이터 송신장치(40)의 특정한 포트(즉, 칩선택단자)로부터 각 데이터 수신장치(42, 44)의 칩선택단자를 상호 반전관계로 설정하여 칩선택신호선(46)을 매개로 전송되는 칩선택신호(CS)가 하이레벨인 경우에는 상기 데이터 수신장치(42)가 선택되는 반면, 그 칩선택신호가 로우레벨인 경우에는 상기 데이터 수신장치(44)가 선택되도록 하여 그 선택된 데이터 수신장치(42 또는 44)에 데이터라인(48)을 매개하여 데이터의 교환이 이루어지도록 하게 된다.As a data transmission method different from such a data transmission method, when a plurality of data reception devices 42 and 44 are connected to the data transmission device 40 as shown in FIG. 2, the data transmission device 40 The chip select signal CS transmitted through the chip select signal line 46 is set at a high level by setting the chip select terminals of the data receiving devices 42 and 44 in a reversed relationship from a specific port (i.e., the chip select terminal). Is selected, the data receiver 42 is selected. If the chip select signal is low level, the data receiver 44 is selected so that the data line 42 is selected. 48) the exchange of data takes place.
하지만, 그 제2도에 설명된 데이터전송방식에서는 상기 데이터 송신장치(40)에서 복수의 데이터 수신장치를 선택하기 위한 칩선택단자가 점유되어 데이터 송신장치(40)의 설계상 불리하게 된다.However, in the data transmission method described in FIG. 2, a chip select terminal for selecting a plurality of data receiving apparatuses from the data transmitting apparatus 40 is occupied, which is disadvantageous in design of the data transmitting apparatus 40. FIG.
그리고, 또 다른 데이터전송방식으로는 데이터 송신장치로부터 데이터를 전송할 데이터 수신장치에 대한 어드레스를 할당하고 그 어드레스를 이용하여 데이터 수신장치를 선택하여 데이터의 교환이 이루어지도록 할 수 있지만, 그러한 데이터전송방식에서는 데이터 수신장치를 어드레싱하기 위해 그 전송데이터의 포맷에서 최소한 1비트가 할당되어야만 되어 데이터의 전송율에서 불리함이 있게 된다.In another data transmission method, an address for a data reception device to which data is to be transmitted from the data transmission device can be assigned, and the data reception device can be selected using the address so that data can be exchanged. In order to address a data receiving apparatus, at least 1 bit must be allocated in the format of the transmission data, which is disadvantageous in the data transmission rate.
본 발명은 상기한 사정을 감안하여 이루어진 것으로, 데이터 송신장치로부터 전송되는 데이터를 수신하는 복수의 데이터 수신장치에서 어느 일측의 데이터 수신장치에 대한 데이터전송신호를 반전처리하여 복수의 데이터 수신장치에 데이터의 교번적인 전송이 가능하도록 된 데이터전송 제어방법을 제공함에 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and a plurality of data receiving apparatuses receiving data transmitted from a data transmitting apparatus inverts a data transmission signal to a data receiving apparatus on either side and sends data to the plurality of data receiving apparatuses. An object of the present invention is to provide a data transmission control method in which alternating transmission is possible.
상기한 목적을 달성하기 위해, 본 발명에 따르면 단일의 데이터 송신장치로부터 전송되는 데이터를 수신하는 복수의 데이터 수신장치에서 상기 단일의 데이터 송신장치가 클럭신호에 동기적으로 상기 복수의 데이터 수신장치에 교번적으로 입력되어야 할 데이터전송신호의 비트수를 산정하여 각각 할당하고, 어느 일측의 데이터 수신장치에 전송되는 데이터전송신호를 반전처리하여 복수의 데이터 수신장치를 상호 역ㄱ관계의 타이밍으로 지정하여 데이터전송신호를 전송하도록 하는 단계로 이루어진 데이터전송 제어방법이 제공된다.In order to achieve the above object, according to the present invention, in a plurality of data receivers for receiving data transmitted from a single data transmitter, the single data transmitter is synchronized to the plurality of data receivers in synchronization with a clock signal. By calculating the number of bits of the data transmission signal to be alternately input and assigning each, and inverting the data transmission signal transmitted to any one of the data receiving apparatus to designate a plurality of data receiving apparatus as the timing of mutual inverse relationship There is provided a data transmission control method comprising the steps of transmitting a data transmission signal.
본 발명에 따르면, 상기 단계에서 데이터전송신호에 대한 상호 역관계의 타이밍 지정은 어느 일측의 데이터 수신장치에 수신되는 데이터전송신호(즉, 데이터 수신장치를 지정하기 위한 신호)를 반전처리하여 다른 측의 데이터 수신장치에 대한 데이터전송신호로서 제공하는 인버터수단에 의해 실행된다.According to the present invention, in this step, the timing designation of the inverse relationship with respect to the data transmission signal is performed by inverting the data transmission signal (that is, the signal for designating the data reception apparatus) received by the data receiving apparatus on one side of the other side. It is executed by the inverter means serving as a data transmission signal to the data receiving apparatus.
이와 같이 구성된 본 발명의 데이터전송 제어방법에 따르면, 데이터 송신장치로부터 전송되는 클럭신호와 데이터를 수취하는 복수의 데이터 수신장치의 어느 일측에 인버터와 같은 데이터반전수단을 설치하여 각 데이터 수신장치의 데이터개시/종료조건이 역관계로 설정되도록 하여 데이터 수신장치를 상호 역관계로 지정함에 의해 데이터의 상호 교번적인 전송이 가능하게 된다.According to the data transmission control method of the present invention configured as described above, the data reversing means such as an inverter is provided on either side of a plurality of data receiving apparatuses for receiving the clock signal and the data transmitted from the data transmitting apparatus. By allowing the start / end conditions to be set in inverse relation, the data receiving apparatuses are designated as inverse relation to each other, thereby enabling mutual transmission of data.
이하, 상기한 바와 같이 구성된 본 발명에 대해 첨부도면을 참조하여 상세하게 설명한다.Hereinafter, the present invention configured as described above will be described in detail with reference to the accompanying drawings.
즉, 제3도는 본 발명에 따른 데이터전송 제어방법에 의해 단일의 데이터 송신장치와 복수의 데이터 수신장치 사이에서 이루어지는 데이터전송방식을 설명하기 위한 도면으로서, 동 도면에서 참조부호 50으로 표시된 예컨대 마이컴과 같은 데이터 송신장치로부터 스위칭 또는 교번적으로 데이터를 수신하기 위한 참조부호 60과 70으로 표시된 복수의 데이터 수신장치는 각기 상기 데이터 송신장치(50)로부터의 클럭신호(CLK)에 동기적으로 데이터(즉, 선두에 데이터 수신장치를 지정하기 위한 1비트의 데이터전송신호가 부가된 데이터)를 수신하기 위한 제어를 수행하는 제어로직(62, 72)과, 상기 데이터 송신장치(50)로부터 인가되는 데이터전송신호와 클럭신호의 관계를 고려하여 데이터개시/종료조건을 판단하기 위한 데이터개시/종료로직(64, 74), 상기 제어로직(62, 72)의 제어하에 상기 데이터개시/종료로직(64, 74)을 통해 수신한 데이터를 버퍼링하는 데이터퍼버(66, 76) 및 그 데이터를 디코딩하여 필요한 제어동작을 수행하도록 하는 데이터디코더(68, 78)를 포함하여 구성된다.That is, FIG. 3 is a view for explaining a data transmission method made between a single data transmission device and a plurality of data reception devices by the data transmission control method according to the present invention. A plurality of data receivers, denoted by reference numerals 60 and 70 for switching or alternately receiving data from the same data transmitter, respectively (i.e., synchronously with the clock signal CLK from the data transmitter 50). Control logics 62, 72 for performing control for receiving data having a data transmission signal of 1 bit for designating a data receiving device at the head), and data transmission applied from the data transmitting device 50; Data start / end logic (64, 74) for determining data start / end conditions in consideration of the relationship between the signal and the clock signal; The data buffers 66 and 76 that buffer the data received through the data start / end logic 64 and 74 under the control of the data 62 and 72 and the data decoder to decode the data to perform necessary control operations. And (68, 78).
그리고, 본 발명에 따르면 상기 복수의 데이터 수신장치(60, 70)중 어느 일측(본 발명에서는 데이터 수신장치(70))의 전단에 상기 클럭신호(CLK)에 대해 데이터전송신호를 반전처리하여 다른 일측(본 발명에서는 데이터 수신장치(60))과 상호 역관계로 데이터전송신호를 출력하기 위한 인버터(80)가 설치된다.According to the present invention, the data transmission signal is inverted with respect to the clock signal CLK in front of any one of the plurality of data receivers 60 and 70 (in the present invention, the data receiver 70). An inverter 80 for outputting a data transmission signal in an inverse relationship with one side (in the present invention, the data receiving device 60) is provided.
또한, 상기 데이터 송신장치(50)는 상기 상호 역관계로 전송되는 데이터전송신호에 후속하는 유효한 소정비트의 데이터(DATA)를 상기 복수의 데이터 수신장치(60, 70)중 어느 일측에 클럭신호(CLK)에 동기적으로 각각 할당함에 의해, 해당 복수의 데이터 수신장치(60, 70)에 입력되어야 할 유효데이터가 상기 데이터전송신호의 상호 역관계에 따라 전송가능하게 된다.In addition, the data transmitter 50 transmits a clock signal CLK to any one of the plurality of data receivers 60 and 70 with valid data of a predetermined bit subsequent to the data transmission signal transmitted in the inverse relationship. By synchronously assigning each to the plurality of data signals), the valid data to be input to the plurality of data receiving devices 60 and 70 can be transmitted in accordance with the inverse relationship of the data transmission signals.
또, 상기 데이터 송신장치(50)에서 발생되는 상기 데이터전송신호의 역관계에 의한 유효데이터의 교번적인 할당은 그 데이터 송신장치(50)와 데이터 수신장치(60, 70)에서 처리가능한 데이터비트수를 고려하여 1비트의 데이터전송신호가 선두에 부가된 형태이면 어떠한 데이터포맷도 가능하게 된다.In addition, the alternating allocation of valid data by the inverse relationship of the data transmission signal generated in the data transmission device 50 determines the number of data bits that can be processed by the data transmission device 50 and the data reception devices 60 and 70. In consideration of this, any data format is possible as long as the one-bit data transmission signal is added to the head.
이어, 본 발명에 따른 데이터전송 제어방법에 대해 제4도에 도시된 파형도를 참조하여 상세하게 설명한다.Next, the data transmission control method according to the present invention will be described in detail with reference to the waveform diagram shown in FIG.
먼저, 데이터 송신장치(50)로부터 클럭신호(CLK)와 데이터(DATA)의 선두에 1비트의 데이터전송신호를 로우레벨로 부가함과 더불어 그 데이터전송신호에 후속하여 소정비트의 유효데이터를 전송하게 되며, 상기 데이터 수신장치(60)의 제어로직(62)은 제4도(a)에 도시된 클럭신호(CLK)를 수취하면서 그 클럭신호(CLK)와 동기적으로 데이터개시/종료로직(64)에 의한 데이터개시/종료조건의 판단을 제어하게 되는 바, 상기 데이터개시/종료로직(64)은 제4도(a)에 도시된 클럭신호(CLK)의 하이레벨구간에서 제4도(b)에 도시된 바와 같이 데이터(DATA)의 선두에 부가된 1비트의 데이터전송신호를 취하여 그 데이터전송신호가 하이레벨로부터 로우레벨로 천이되는 기간(즉, 하강에지에서 인에이블(Enable)상태로 천이)을 데이터전송개시조건 즉, 유효데이터(Valid Data)의 입력조건으로 판단하게 되고, 그에 따라 상기 제어로직(62)은 그 선두의 데이터전송신호에 후속하는 유효데이터를 취하여 상기 데이터버퍼(66)에 버퍼링되고나서 상기 데이터디코더(68)에 인가해서 디코딩되도록 제어하게 된다. 따라서, 데이터디코더(68)에서는 상기 1비트의 데이터전송신호에 부가된 유효데이터만을 디코딩하여 필요한 제어동작을 실행하도록 하게 된다.First, a 1-bit data transfer signal is added to the head of the clock signal CLK and the data DATA at a low level from the data transmitter 50, and the valid data of a predetermined bit is transferred following the data transfer signal. The control logic 62 of the data receiving apparatus 60 receives the clock signal CLK shown in FIG. 4A and synchronizes the data start / end logic with the clock signal CLK. 64. The determination of the data start / end condition is controlled by 64. The data start / end logic 64 is controlled in the high level section of the clock signal CLK shown in FIG. b) As shown in (b), a 1-bit data transfer signal added to the beginning of the data DATA is taken and the period during which the data transfer signal transitions from the high level to the low level (ie, the enabled state at the falling edge) To the data transfer start condition, that is, the input condition for valid data. Therefore, the control logic 62 takes valid data subsequent to the leading data transmission signal, buffers the data buffer 66, and then applies the data decoder 68 to the data decoder 68 to control the decoding. do. Therefore, the data decoder 68 decodes only valid data added to the one-bit data transmission signal to perform the necessary control operation.
그 상태에서, 상기 데이터 수신장치(70)는 상기 데이터(DATA)의 선두에 부가된 1비트의 데이터전송신호가 인버터(80)에서 하이레벨로 반전되어 제공됨에 따라 그 데이터 수신장치(70)는 데이터의 수신이 불가능한 디저블(Disable)상태로 유지된다.In this state, the data receiving apparatus 70 is provided with a 1-bit data transmission signal added to the head of the data DATA inverted to a high level in the inverter 80 so that the data receiving apparatus 70 is provided. It remains in a disabled state where data cannot be received.
이어, 상기 데이터 송신장치(50)측에서는 데이터의 전송이 완료된 상태에서 상기 데이터 수신장치(70)를 지정하여 데이터의 전송을 행하려는 경우를 상정하면, 상기 데이터 송신장치(50)에서는 클럭신호(CLK)와 더불어 데이터(DATA)의 선두에 부가되는 1비트의 데이터전송신호를 하이레벨로 설정하여 전송하게 되고, 하이레벨의 데이터전송신호를 판단하게 되므로 상기 데이터 전송장치(50)로부터 데이터전송완료를 판단하게 된다(제4도 (b) 참조).Subsequently, when the data transmission device 50 side is intended to perform data transmission by designating the data reception device 70 in a state where data transmission is completed, the data transmission device 50 uses a clock signal CLK. In addition, the 1-bit data transmission signal added to the head of the data DATA is set to a high level, and the data transmission signal of the high level is determined. Therefore, the data transmission completion from the data transmission apparatus 50 is completed. Judgment (see FIG. 4 (b)).
그에 대해, 상기 데이터 수신장치(70)에는 상기 데이터 전송장치(50)에서 하이레벨로 부가된 데이터(DATA)의 선두에 부가된 1비트의 데이터전송신호가 상기 인버터(80)에서 로우레벨로 반전되어 인가되고, 그에 따라 상기 제어로직(72)은 상기 데이터개시/종료로직(74)에 의해 그 로우레벨로의 천이기간(즉, 로우레벨로의 하강에지)를 판단하게 되면 상기 데이터전송장치(50)에 대해 인에이블상태로 되면서 상기 클럭신호(CLK)에 동기하여 전송되는 유효데이터를 데이터버퍼(76)에 버퍼링되도록 제어하게 되고, 그 데이터버퍼(76)에 버퍼링된 유효데이터가 상기 제어로직(72)의 제어하에 상기 데이터디코더(76)에 제공되어 디코딩됨에 따라 상기 디코딩된 데이터의 내용에 대응하는 제어동작이 수행될 수 있게 된다.On the other hand, the data receiving device 70 inverts the one-bit data transmission signal added to the head of the data DATA added to the high level in the data transmission device 50 to the low level in the inverter 80. When the control logic 72 determines the transition period to the low level (ie, the falling edge to the low level) by the data start / end logic 74, the data transfer device ( 50 is enabled to control the effective data transmitted in synchronization with the clock signal CLK to be buffered in the data buffer 76, and the valid data buffered in the data buffer 76 is controlled by the control logic. As provided to the data decoder 76 and decoded under the control of 72, a control operation corresponding to the contents of the decoded data can be performed.
여기서, 상기 데이터전송장치(50)로부터 인가되는 데이터(DATA)가 상기 인버터(80)에 의해 부가된 상태에 대해서는 예컨대 상기 선두의 데이터전송신호가 판단되고 나면 상기 데이터버퍼(76)에 인가되기 이전에 재반전처리를 수행하거나 데이터디코더(78)에서 재반전처리되도록 하면 원래의 유효데이터를 복원할 수 있게 된다.Here, for a state in which data DATA applied from the data transmission device 50 is added by the inverter 80, for example, after the head data transmission signal is determined, before the data DATA is applied to the data buffer 76. If re-inversion processing is performed or if the re-inversion processing is performed in the data decoder 78, the original valid data can be restored.
즉, 본 발명에 따르면 상기 데이터수신장치(60)의 데이터개시 및 종료조건에 대해서 상기 데이터 수신장치(70)에 인가되는 데이터는 상기 인버터(80)에 의해 반전된 상태로 입력되고, 그에 따라 제4도(a)에 도시된 클럭신호에 대해 제4도(c)에 도시된 바와 같이 상기 데이터 수신장치(60)의 데이터개시조건(즉, 유효데이터의 입력조건)시 그 데이터 수신장치(70)에서는 데이터종료조건(즉, 무효데이터의 입력조건)이 설정되는 반면, 상기 데이터 수신장치(60)에서 데이터종료조건(즉, 무효데이터의 입력조건)이 설정되는 순간에 데이터개시조건(유효데이터의 입력조건)이 성립된다.That is, according to the present invention, the data applied to the data receiving device 70 with respect to the data start and end conditions of the data receiving device 60 is input in an inverted state by the inverter 80, and accordingly As shown in FIG. 4 (c) with respect to the clock signal shown in FIG. 4 (a), the data receiving device 70 at the data start condition (ie, input condition of valid data) of the data receiving device 60. In FIG. 2, the data end condition (ie, invalid data input condition) is set, while the data start condition (ie, invalid data input condition) is set in the data receiving apparatus 60. Input condition) is established.
이때, 상기 데이터 송신장치(50)에서는 상호 역관계의 데이터개시/종료조건을 갖고서 상기 데이터 수신장치(60, 70)에 입력되는 데이터전송신호의 비트수를 클럭신호에 동기적으로 할당함에 의해 그 복수의 데이터 수신장치(60, 70)에 입력되어야 할 데이터전송신호가 유효하게 공급될 수 있게 된다.At this time, the data transmission device 50 has a plurality of data start / end conditions of mutual inverse relationship, thereby synchronously allocating the number of bits of the data transmission signal input to the data reception devices 60 and 70 to the clock signal. The data transmission signal to be input to the data receiving apparatuses 60 and 70 of the can be effectively supplied.
따라서, 상기 데이터 수신장치(70)에서는 인버터(80)에 의해 상기 데이터 수신장치(60)와는 역관계의 데이터개시/종료조건이 설정되고, 그에 따라 단일의 데이터 송신장치(60)에서 복수의 데이터 수신장치(60, 70)에 대한 데이터의 스위칭 전송시 종래와는 달리 별개의 어드레스비트라든지 칩선택신호의 사용없이도 목적으로 하는 데이터의 전송이 가능하게 된다.Accordingly, in the data receiving device 70, the data start / stop condition of the inverse relationship with the data receiving device 60 is set by the inverter 80, and accordingly, a plurality of data receiving devices are received by the single data transmitting device 60. In the switching transmission of data to the devices 60 and 70, unlike the prior art, it is possible to transmit the desired data without using separate address bits or chip selection signals.
이상에서 설명한 바와 같이, 본 발명에 따른 데이터저송 제어방법에 의하면 단일의 데이터송신장치로부터 복수의 데이터 수신장치에 스위칭적으로 데이터를 전송하는 경우에 어느 일측의 데이터 수신장치에 인가되는 클럭신호에 대한 데이터개시/종료조건을 반전시켜 각 데이터 수신장치의 데이터개시 및 데이터종료에 관한 조건이 상호 역관계로 되도록 함으로써 별개의 어드레스비트라든지 칩선택신호의 사용없이도 목적으로하는 데이터의 전송이 가능하게 되고, 그에 따라 데이터전송방식이 간단하게 될 뿐만 아니라 데이터전송시의 데이터수신장치의 선택이 간단한 구조에 의해 실현될 수 있다.As described above, according to the data transmission control method according to the present invention, when switching data is transmitted from a single data transmission device to a plurality of data reception devices in a switching manner, By inverting the data start / end conditions so that the data start and end conditions of each data receiving apparatus are inversely related to each other, it is possible to transfer desired data without using separate address bits or chip selection signals. Accordingly, not only the data transmission method is simplified, but also the selection of the data receiving apparatus at the time of data transmission can be realized by a simple structure.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940016408A KR0141326B1 (en) | 1994-07-08 | 1994-07-08 | Data transmission control method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940016408A KR0141326B1 (en) | 1994-07-08 | 1994-07-08 | Data transmission control method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR0141326B1 true KR0141326B1 (en) | 1998-07-01 |
Family
ID=71783650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940016408A KR0141326B1 (en) | 1994-07-08 | 1994-07-08 | Data transmission control method |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0141326B1 (en) |
-
1994
- 1994-07-08 KR KR1019940016408A patent/KR0141326B1/en not_active IP Right Cessation
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