KR0138376B1 - Error monitoring apparatus and method thereof - Google Patents
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Abstract
본 발명은 디지탈 기록재생 시스템에서 에러 데이타의 비트수를 줄여 프로세서의 부담을 덜어주기 위한 에러 모니터장치 및 방법에 관한 것으로,The present invention relates to an error monitoring apparatus and method for reducing the processor burden by reducing the number of bits of error data in a digital recording and reproducing system,
어느 일정주기 동안 카운팅한 에러 데이타값을 지수로 변환하여 상기 검출된 에러 데이타의 비트수를 줄여 프로세서로 전송함으로써, 프로세서의 부담을 줄여 시스템의 속도를 빠르게 하기 위한 것이다.By converting the error data value counted for a certain period to the exponent to reduce the number of bits of the detected error data to be transmitted to the processor, to reduce the burden on the processor to speed up the system.
Description
제1도는 종래의 에러 모니터장치의 블럭도.1 is a block diagram of a conventional error monitor apparatus.
제2도는 종래의 방법에 의한 에러 데이타의 수와 이를 나타내기 위한 비트수와의 관계를 보인 도면.2 is a diagram showing the relationship between the number of error data and the number of bits for indicating the same by a conventional method.
제3도는 본 발명의 에러 모니터장치의 블럭도.3 is a block diagram of the error monitor apparatus of the present invention.
제4도는 본 발명의 에러 모니터장치의 상세 회로도.4 is a detailed circuit diagram of the error monitor apparatus of the present invention.
제5도는 본 발명의 구동에 따른 기본 신호의 타이밍도.5 is a timing diagram of a basic signal according to the driving of the present invention.
제6도는 본 발명에 따른 에러 데이타를 처리하기 위한 신호의 타이밍도.6 is a timing diagram of a signal for processing error data according to the present invention.
제7도는 본 발명에 따른 에러 데이타의 수와 이에 따른 출력데이타와의 관계를 보인 도면.7 is a view showing the relationship between the number of error data and the output data according to the present invention.
본 발명은 디지탈 기록 재생 시스템에서의 에러를 처리하는 장치에 관한 것으로, 특히 에러 데이타의 비트수를 줄여 프로세서의 부담을 덜어주기 위한 에러 데이타 처리장치 및 방법에 관한 것이다.The present invention relates to an apparatus for processing errors in a digital recording and reproducing system, and more particularly, to an error data processing apparatus and method for reducing the burden on a processor by reducing the number of bits of error data.
종래의 디지탈 기록 및 재생을 하는 장치에 있어서는 에러 모니터방법은 검출하고자 하는 어느 구간에 대해 에러의 수를 카운터가 전부 카운팅하여 이를 프로세서에 공급하는 방식으로 운용되었다.In the conventional digital recording and reproducing apparatus, the error monitoring method is operated in such a manner that a counter counts all the number of errors for a section to be detected and supplies it to the processor.
이는 제1도에 도시한 종래의 에러 데이타 처리장치에 보인 바와 같이 n개의 JK플립플롭으로 구성되는 카운터(11)가 일정구간의 에러의 수를 계수하고 상기 방법에 의해 계수되는 에러의 수에 따른 비트가 제2도에 도시한 에러 데이타의 수와 이를 나타내기 위한 비트수와의 관계에서 보인 바와 같이 출력된다. 이는, 상기 카운터(11)가 입력되는 에러를 상기 에러를 검출하고자 하는 구간 동안 카운팅하고, 에러가 상기 구간 동안 계속 발생된다고 가정하면, 상기 클럭(C1)에서 클럭(Cn)이 형성되어 출력되고, 이때, 상기 카운팅 가능한 에러의 수는 상기 카운터(11)를 구성하는 JK플립플롭의 수를 n개라할때, 2n개로 나타난다.As shown in the conventional error data processing apparatus shown in Fig. 1, the counter 11 composed of n JK flip-flops counts the number of errors in a certain section and according to the number of errors counted by the method. The bits are output as shown in the relationship between the number of error data shown in FIG. 2 and the number of bits for indicating them. The counter 11 counts an input error during the interval to detect the error, and assuming that the error continues to occur during the interval, a clock C n is formed and output from the clock C 1 . In this case, the number of countable errors is 2 n when the number of JK flip flops constituting the counter 11 is n.
상기 방법에 의한 에러 데이타 처리방법은 프로세서로 전송되는 에러 데이타의 양이 많아 프로세서에 부담을 주게되며, 또한 상기 프로세서가 상기 전송된 에러 데이타를 전부 사용하지 않을 경우에도 불필요한 데이타를 프로세서가 메모리에 저장해야하는 문제점이 있다.The error data processing method according to the above method burdens the processor due to the large amount of error data transmitted to the processor, and also stores unnecessary data in the memory even when the processor does not use all of the transmitted error data. There is a problem that must be done.
상기 문제점을 해결하기 위하여 본 발명의 에러 모니터장치 및 방법은 어느 일정주기 동안 카운팅한 에러 데이타값을 지수로 변환하여 상기 검출된 에러 데이타의 비트수를 줄여 프로세서로 전송함으로써, 프로세서의 부담을 줄이는 데에 그 목적이 있다.In order to solve the above problems, the error monitor apparatus and method of the present invention converts the error data value counted for a certain period into an exponent and reduces the number of bits of the detected error data and transmits it to the processor, thereby reducing the burden on the processor. Has its purpose.
상기 목적을 달성하기 위하여 본 발명의 에러 모니터장치는In order to achieve the above object, the error monitor apparatus of the present invention
발생된 에러 모니터장치의 수를 카운팅하기 위한 에러 카운터,An error counter for counting the number of error monitor devices that have occurred,
상기 카운팅된 에러 데이타의 값으로부터 이에 대응하여 하나의 클럭으로 형성되는 제3클럭을 형성하기 위한 클럭 형성수단, 및Clock forming means for forming a third clock formed of one clock correspondingly from the value of the counted error data, and
상기 제3클럭을 이용하여 에러 데이타의 수를 지수로 변환하고 상기 지수로 변환된 에러 데이타 값을 래치하여 프로세서로 전송하기 위한 에러 검출수단을 구비하고,An error detection means for converting the number of error data into an exponent using the third clock and latching the error data value converted into the exponent to a processor;
에러 데이타 검출방법은Error data detection method
카운팅된 에러 데이타로 부터 제3클럭을 형성하기 위한 제3클럭형성단계 ;A third clock forming step for forming a third clock from counted error data;
상기 형성된 클럭을 OR게이트 처리하여 가산된 데이타를 형성하기 위한 제4클럭형성단계 ; 및A fourth clock forming step of forming an added data by OR-processing the formed clock; And
상기 가산되어 형성된 데이타를 에러 데이타에 대응하는 지수로 변환하기 위한 데이타변환단계를 구비하며,And a data conversion step for converting the added data to an exponent corresponding to the error data.
소정 구간동안에 디지탈 기록재생 시스템에서 모니터된 에러수를 인터페이스를 통해 CPU로 전송해서 에러를 모니터하는 방법은The method of monitoring the error by transmitting the number of errors monitored in the digital recording / reproducing system to the CPU through the interface for a predetermined period is
상기 소정 구간동안 발생된 에러수를 카운트하고 그 카운트 값을 2진수로 발생하는 단계,Counting the number of errors generated during the predetermined period and generating the count value in binary;
상기 발생된 2진수의 카운트 값을 표시할 수 있는 유효자리의 비트수 정보로 변환하고 이 변환된 정보를 2진수로 발생하는 단계, 및Converting the generated count value of the binary number into the number of bits of significant digits capable of displaying and generating the converted information in binary; and
상기 변환된 2진수를 에러 모니터 정보로 상기 CPU에 전송하는 단계를 구비하는 것을 특징으로 한다.And transmitting the converted binary number to the CPU as error monitor information.
이하, 첨부된 도면을 참조로 하여 본 발명의 에러 모니터장치 및 방법의 일 실시예를 좀 더 상세하게 설명하고자 한다.Hereinafter, an embodiment of an error monitoring apparatus and method of the present invention will be described in more detail with reference to the accompanying drawings.
제3도는 본 발명의 에러 모니터장치의 블럭도이다.3 is a block diagram of the error monitor apparatus of the present invention.
제4도는 본 발명의 에러 모니터장치의 상세 회로도이다.4 is a detailed circuit diagram of the error monitor apparatus of the present invention.
제5도는 본 발명의 구동에 따른 기본 신호의 타이밍도이다.5 is a timing diagram of a basic signal according to the driving of the present invention.
제6도는 본 발명에 따른 에러 데이타를 처리하기 위한 신호의 타이밍도이다.6 is a timing diagram of a signal for processing error data according to the present invention.
제7도는 본 발명에 따른 에러 데이타의 수와 이에 따른 출력데이타와의 관계를 보인 도면이다.7 is a view showing a relationship between the number of error data and the output data according to the present invention.
상기 제3도 및 제4도에 도시한 본 발명의 에러 모니터장치 처리장치는The error monitor apparatus processing apparatus of the present invention shown in FIG. 3 and FIG. 4 is
카운팅하고자 하는 에러 데이타의 수에 따라 결정되는 n개의 JK플립플롭(제1, 제2, 제3, …, nJK플립플롭(411에서 415))으로 구성되어 발생된 에러 데이타의 수를 카운팅하기 위한 에러 카운터(31,41),N JK flip-flops (first, second, third, ..., nJK flip-flops 411 to 415) determined according to the number of error data to be counted for counting the number of error data generated. Error counters (31, 41),
상기 카운터(31,14)에서 카운팅되어 공급되는 에러 데이타를 나타내는 클럭으로부터 좁은 폭을 갖는 하나 씩의 펄스로 형성되는 제3클럭을 형성하기 위한 n개의 D플립플롭{제1, 제2, 제3, …, nD플립플롭(421에서 425)}으로 구성되어 상기 카운팅된 에러 데이타의 값으로부터 제3클럭을 형성하기 위한 클럭형성수단(32,42), 및N D flip-flops (first, second, third) to form a third clock formed of one pulse having a narrow width from a clock representing error data supplied and counted by the counters 31 and 14. ,… nD flip-flops 421 to 425}, and clock forming means 32 and 42 for forming a third clock from the value of the counted error data, and
상기 제3클럭을 이용하여 에러 데이타의 수를 지수로 변환하고 상기 지수로 변환된 에러 데이타값을 래치하여 프로세서로 전송하기 위한 에러 검출수단(33,45)으로 구성되고,Error detection means (33, 45) for converting the number of error data into an exponent using the third clock and latching the error data value converted into the exponent to the processor;
상기 제5도에 도시한 기본 신호들은The basic signals shown in FIG. 5 are
기본 클럭인 제1클럭,The first clock, which is the default clock,
상기 기본 클럭의 2배의 주기를 갖는 제2클럭,A second clock having a period twice the base clock,
검출하고자 하는 일정 주기를 나타내는 일정구간(T),A predetermined period (T) indicating a predetermined period to be detected,
상기 주기(T)를 나타내기 위한 동기신호,A synchronization signal for representing the period T,
상기 제2클럭에 동기되어 에러가 있을 때 하이, 에러가 없을 때 로우로 나타나는 에러신호,An error signal that is high when there is an error in synchronization with the second clock and low when there is no error,
상기 일정구간(T) 동안 카운팅한 에러값을 래치하기 위한 래치신호, 및A latch signal for latching an error value counted during the predetermined period T, and
상기 일정구간(T) 마다 에러는 새롭게 카운팅하기 위해 상기 카운터(31)를 리셋시키기 위한 리셋신호로 구성된다.The error every predetermined period T is composed of a reset signal for resetting the counter 31 to newly count.
상기 제6도에 도시한 신호들은 본 발명에 따른 에러 데이타를 처리하기 위한 신호로서,The signals shown in FIG. 6 are signals for processing error data according to the present invention.
상기 제1JK플립플롭(411)로 부터 형성되는 클럭(C1),A clock C 1 formed from the first JK flip-flop 411,
상기 제2JK플립플롭(412)로 부터 형성되는 클럭(C2),A clock C 2 formed from the second JK flip-flop 412,
상기 제3JK플립플롭(413)로 부터 형성되는 클럭(C3),A clock C 3 formed from the third JK flip-flop 413,
상기 제4JK플립플롭로 부터 형성되는 클럭(C4),A clock C 4 formed from the fourth JK flip flop;
상기 제n번째의 JK플립플롭(415)로 부터 형성되는 클럭(Cn),A clock Cn formed from the nth JK flip-flop 415,
상기 클럭(C1에서 Cn)의 최초변화(로우에서 하이)를 검출하여 이에 대응하는 좁은 폭을 갖는 하나 식의 펄스로 형성되는 제3클럭은The third clock formed of a pulse having a narrow width corresponding to the first change (low to high) of the clock (C 1 to Cn) is detected.
상기 클럭(C1)의 최초변화(로우에서 하이)를 검출하여 이에 대응하여 상기 제1D플립플롭(421)에 의해 형성되는 클럭(D1),The clock in response to this detection the (low-high), the first clock variation (D 1) which is formed by the first 1D flip-flop 421 of the (C 1),
상기 클럭(C2)의 최초변화를 검출하여 이에 대응하여 상기 제2D플립플롭(422)에 의해 형성되는 클럭(D2),A clock D 2 formed by the second D flip-flop 422 in response to detecting an initial change in the clock C 2 ,
상기 클럭(C3)의 최초변화를 검출하여 이에 대응하여 상기 제3D플립플롭(423)에 의해 형성되는 클럭(D3),A clock D 3 formed by the 3D flip-flop 423 in response to detecting an initial change of the clock C 3 ;
상기 클럭(C4)의 최초변화를 검출하여 이에 대응하여 상기 제4D플립플롭에 의해 형성되는 클럭(D4), 및A clock D 4 formed by the fourth D flip-flop in response to detecting an initial change in the clock C 4 , and
상기 클럭(Cn)의 최초변화를 검출하여 이에 대응하여 상기 제n번째의 D플립플롭(425)에 의해 형성되는 클럭(Dn)으로 구성되고,And a clock Dn formed by the nth D flip-flop 425 in response to detecting an initial change of the clock Cn.
상기 클럭(D1)에서 클럭(Dn)을 가산하여 형성되는 제4클럭(D1+2...n),The clock (D 1) a fourth clock which is formed by adding the clock (Dn) from (D 1 + 2 ... n) ,
상기 카운터(41)에서 카운팅한 에러의 수를 나타내는 클럭(E), 및A clock E indicating the number of errors counted by the counter 41, and
상기 클럭 형성수단(32)에서 카운팅한 에러의 값이 상기 에러 검출수단(33)에 의해 최종 출력되는 클럭(M)으로 구성된다.The value of the error counted by the clock forming means 32 is composed of a clock M which is finally output by the error detecting means 33.
상기 구성에 따른 본 발명의 에러 모니터장치의 구동은The drive of the error monitor apparatus of the present invention according to the above configuration
상기 카운터(41)가 입력되는 에러를 상기 제2클럭을 기준으로 에러를 검출하고자 하는 구간(T)동안 카운팅하고, 에러가 구간(T)동안 계속 발생된다고 가정하면, 상기 제4도에 도시한 클럭(C1)에서 클럭(Cn)이 형성되어 출력된다. 이때 상기 카운팅 가능한 에러의 수는 상기 카운터(41)를 구성하는 JK플립플롭의 수를 n개라 할때, 2n로 나타난다. 상기 방법에 의해 형성되는 클럭(C1에서 Cn)이 상기 클럭 형성수단(32)로 입력되고 상기 클럭 형성수단(32)은 입력된 클럭(C1에서 Cn)로부터 상기 제6도에 도시한 제3클럭(클럭(D1에서 Dn)을 형성한다. 상기 형성된 제3클럭(D1에서 Dn)은 클럭(C1에서 Cn)에 대응하여 클럭의 주기가 짧게 형성되는 클럭으로서, 이는 상기 클럭(C1에서 Cn)을 지수로 변환 시, 클럭(C1에서 Cn)이 형성될 때 소정의 시간동안 지연되어 형성되는 문제점을 해결하기 위한 것이다. 상기 형성된 제3클럭(D1에서 Dn)들은 OR게이트(34)를 통해 상기 제4클럭(D1+2...n)으로 형성되어 출력되고, 상기 에러 검출수단(33)은 제4클럭(D1+2...n)을 이용하여 에러 데이타의 수를 카운팅하고, 카운팅한 값을 래치하여 프로세서로 전송하는 방법으로 구동되고 상기 D플립플롭의 수는 검출하고자 하는 에러 데이타의 수를 N이라 할때 log2 N+1개로 구성된다.If the counter 41 counts an input error during the period T to detect the error on the basis of the second clock, and assumes that the error continues to occur during the period T, the counter shown in FIG. The clock Cn is formed and output from the clock C 1 . In this case, the number of countable errors is 2 n when the number of JK flip flops constituting the counter 41 is n. The clock (from C 1 Cn) formed by the above method is input to the clock forming means 32, the clock formation unit 32 illustrated in the Figure 6 from the input clock (from C 1 Cn) the 3 clocks (clock (to form Dn) from D 1. Dn) is a clock which is formed shorter is the period of the clock corresponds to the clock (in the C 1 Cn), that the clock in the third clock formed (D 1 ( when converted to Cn) by an index in C 1, the clock (when the Cn) formed in a C 1 to solve the problem of formation is delayed for a predetermined time. the formed third clock (from D 1 Dn) are OR The fourth clock D 1 + 2... N is formed and output through the gate 34, and the error detecting unit 33 uses the fourth clock D 1 + 2. The number of error data is counted, the counted value is latched and transmitted to the processor, and the number of D flip-flops is an error to be detected. If the number of data is N, it consists of log 2 N + 1 .
상기 구성된 에러 모니터장치에 따른 본 발명의 에러 모니터방법은 상기 데이타 카운팅단계에서 상기 카운터(31)에 의해 지정된 구간동안 발생되는 에러 데이타의 수를 카운팅하고 상기 제3클럭형성단계에서는 상기 카운팅한 에러 데이타를 원할하게 처리하기 위해 에러 데이타를 나타내는 클럭과 발생되는 시점은 동일하고 클럭의 폭이 작게 형성되는 제3클럭을 형성한다. 상기 형성된 제3클럭을 제4클럭형성단계에서 OR게이트(34)를 이용하여 가산된 데이타로 변환하고 상기 에러 데이타 변환단계에서는 상기 가산되어 형성된 데이타를 에러 데이타에 대응하는 지수로 변환하여 출력하는 방법으로 검출한다.The error monitoring method of the present invention according to the configured error monitor apparatus counts the number of error data generated during the interval designated by the counter 31 in the data counting step, and counts the error data in the third clock forming step. In order to smoothly process, a third clock is formed in which the clock representing the error data and the generated time point are the same and the width of the clock is small. Converting the formed third clock into added data using an OR gate 34 in a fourth clock forming step, and converting the added formed data into an index corresponding to the error data in the error data converting step and outputting the converted data; Detects with
상기 방법으로 소정 구간동안에 디지탈 기록재생 시스템에서 모니터된 에러수를 인터페이스를 통해 CPU로 전송해서 에러를 모니터하는 방법은In the above method, the error is monitored by transmitting the number of errors monitored in the digital recording / reproducing system to the CPU through the interface for a predetermined period.
상기 소정 구간동안 발생된 에러수를 카운트하고 그 카운트 값을 2진수로 발생하는 단계 ;Counting the number of errors generated during the predetermined interval and generating the count value in binary;
상기 발생된 2진수의 카운트 값을 표시할 수 있는 유효자리의 비트수 정보로 변환하고 이 변환된 정보를 2진수로 발생하는 단계 ; 및Converting the generated count value of the binary number into bit number information of significant digits capable of displaying and generating the converted information in binary; And
상기 변환된 2진수를 에러 모니터 정보로 상기 CPU에 전송하는 단계를 구비하여,Transmitting the converted binary number as error monitor information to the CPU;
상기 소정 구간동안 발생된 에러수를 카운트하고 그 카운트 값을 2진수로 발생하는 단계에서 형성되는 2진수의 카운트 값은 이를 표시할 수 있는 유효자리의 비트수 정보로 변환되어 이 변환된 정보가 다시 2진수로 변환되고, 상기 방법에 의해 변환된 2진수가 에러 모니터 정보로 상기 CPU에 전송하는 방법으로 모니터된 에러 데이타가 CPU로 전송된다.The count value of the binary number formed in the step of counting the number of errors generated during the predetermined interval and generating the count value in binary is converted into bit number information of a significant digit that can indicate this, and the converted information is converted again. The error data monitored is transferred to the CPU in such a way that it is converted to binary and the binary converted by the method is transmitted to the CPU as error monitor information.
상기 방법에 의해 형성되는 데이타 값은 다음의 식으로 나타내어 진다.The data value formed by this method is represented by the following equation.
클럭(D1+2...n) = 클럭(D1) + 클럭(D2) + 클럭(D3) + …… + 클럭(Dn)Clock (D 1 + 2 ... n ) = Clock (D 1 ) + Clock (D 2 ) + Clock (D 3 ) +. … + Clock (Dn)
T-1T-1
클럭(Dn) = Cn Clock (D n ) = C n
상기 방법에 의해 검출되는 에러 데이타는 상기 제7도에 도시한 바와 같이 종래의 방법에 의하면 3비트가 소요되는 데 반해 본 발명에 다른 에러 데이타의 표현은 2비트가 , 7비트에 해당되는 에러 데이타는 3비트로 12비트에 해당되는 에러 데이타는 4비트로 표현이 가능하고, 이는 지수함수적으로 증가함을 알 수 있다. 즉 카운팅할 최대의 에러 데이타의 수를 N이라 하고, 본 발명에서 검출하고자 하는 에러검출값을 X라 하면, N과 X와의 관계는 다음식으로 나타내어진다.The error data detected by the above method takes 3 bits according to the conventional method as shown in FIG. 7, whereas the error data represented by the present invention has 2 bits, and 7 bits of error data. Is 3 bits and error data corresponding to 12 bits can be represented by 4 bits, which can be seen to increase exponentially. That is, if the maximum number of error data to be counted is N, and the error detection value to be detected in the present invention is X, the relationship between N and X is expressed by the following equation.
(예로, 상기 에러검출값을 4비트의 값이라고 하면)(For example, if the error detection value is a 4-bit value)
(N = 0 일때) N = X(When N = 0) N = X
(N ≠ 0 일때) 2X-1≤ N 2X (When N ≠ 0) 2 X-1 ≤ N 2 X
따라서, 본 발명의 에러 데이타 처리장치는 어느 일정주기동안 카운팅한 에러 데이타값을 지수로 변환하여 상기 검출된 에러 데이타의 비트수를 줄여 프로세서로 전송하여 프로세서의 부담을 줄임으로써, 시스템의 속도를 빠르게 하는 현저한 효과가 있다.Accordingly, the error data processing apparatus of the present invention converts the error data value counted for a certain period into an exponent, reduces the number of bits of the detected error data and transmits the result to the processor to reduce the burden on the processor, thereby speeding up the system speed. There is a remarkable effect.
Claims (8)
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E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
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Payment date: 20050128 Year of fee payment: 8 |
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LAPS | Lapse due to unpaid annual fee |