KR0136485B1 - A binary adder - Google Patents

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KR0136485B1
KR0136485B1 KR1019940011976A KR19940011976A KR0136485B1 KR 0136485 B1 KR0136485 B1 KR 0136485B1 KR 1019940011976 A KR1019940011976 A KR 1019940011976A KR 19940011976 A KR19940011976 A KR 19940011976A KR 0136485 B1 KR0136485 B1 KR 0136485B1
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    • G06F7/501—Half or full adders, i.e. basic adder cells for one denomination

Abstract

본 발명은 전달식 2진 가산기에 관한 것으로, 특히 2진 입력데이타를 배타적 논리합하는 배타적 논리합 회로부(XOR)와, 상기 배타적 논리합 회로부(XOR)의 출력이 1이면 스위칭되어 캐리입력을 캐리출력단으로 출력하는 제1 스위칭수단(TR1)과, 상기 배타적 논리합 회로부(XOR)의 출력이 0이면 스위칭되어 캐리입력을 합값 출력단으로 출력하는 제2 스위칭수단(TR2)과, 상기 캐리출력단과 합값 출력단 사이에 접속되어 캐리출력을 래치시키는 반전기능을 갖는 래치회로부(10)와, 상기 배타적 논리합 회로부(XOR)의 출력이 0이면 스위칭되어 2진 입력데이타중 하위비트 입력값을 캐리출력단으로 출력하는 제3 스위칭수단(TR3)과, 상기 래치회로부(10)와 합값 출력단 사이에 접속되어 상기 배타적 논리합 회로부(XOR)의 출력이 1이면 스위칭되어 래치회로부(10)의 출력을 합값 출력단으로 출력하는 제4 스위칭수단(TR4)을 구비하여 2진 입력신호와 캐리입력이 트랜지스터의 스위칭 동작에 따라 합값과 캐리출력단으로 전달되어 합값과 캐리출력이 결정됨에 따라 지연시간이 발생하지 않아 동작속도가 빠르고 또한 합값과 캐리출력을 별도의 회로가 아닌 단일 회로를 통해 결정함에 따라 가산기 전체0의 크기를 줄일 수 있는 효과가 있다.The present invention relates to a transfer type binary adder. In particular, an exclusive OR circuit unit (XOR) for exclusive OR of binary input data and an output of the exclusive OR circuit unit (XOR) are switched to output a carry input to a carry output stage. Is connected between the first switching means TR1, the second switching means TR2 for outputting the carry input to the sum value output stage when the output of the exclusive OR circuit unit XOR is 0, and the carry output stage and the sum value output stage. A third switching means for switching the latch circuit unit 10 having an inverting function for latching the carry output and the output of the exclusive OR circuit to XOR to output the lower bit input value of the binary input data to the carry output terminal ( TR3) and connected between the latch circuit unit 10 and the sum value output terminal. When the output of the exclusive logical sum circuit unit XOR is 1, the output of the latch circuit unit 10 is switched. Fourth switching means (TR4) for outputting to the value output stage is provided so that the binary input signal and the carry input are transferred to the sum value and the carry output stage according to the switching operation of the transistor so that the delay time does not occur as the sum value and the carry output are determined. The operation speed is fast and the total value of adder 0 can be reduced by determining the sum value and carry output through a single circuit rather than a separate circuit.

Description

전달식 2진 가산기Transfer Binary Adder

제1도는 종래의 일반적인 전가산기의 회로도.1 is a circuit diagram of a conventional general full adder.

제2도는 본 발명에 의한 전가산기의 회로도.2 is a circuit diagram of a full adder according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 래치회로부 XOR : 배타적 논리합 게이트10: latch circuit unit XOR: exclusive OR gate

TR1∼TR4 : 트랜지스터 NT1∼NT3 : 인버터TR1 to TR4: transistors NT1 to NT3: inverter

본 발명은 전달식 2진 가산기에 관한 것으로, 특히 캐리입력(carry in)과 2진 입력데이타를 트랜지스터의 온/오프 작용을 통해 직접 출력단으로 전달하여 캐리출력(carry out)과 합값(summation)을 결정하는 전달식 2진 가산기에 관한 것이다.The present invention relates to a transfer type binary adder, and in particular, carry in and binary input data are transferred directly to an output terminal through on / off operation of a transistor to determine a carry out and summation. It relates to a transfer binary adder.

종래에 일반적으로 사용되는 전가산기는 제1도에 도시된 바와 같이 2진 입력데이타를 배타적 논리합하는 배타적 논리합 게이트(EOR1)와, 이 배타적 논리합 게이트(EOR1)의 출력과 캐리입력(carry in)을 배타적 논리합하여 합값(S)을 출력하는 배타적 논리합 게이트(EOR2)와, 상기 2진 입력데이타를 논리곱하는 앤드게이트(AND1)와, 상기 배타적 논리합 게이트(EOR1)의 출력과 캐리입력(carry in)을 논리곱하는 앤드게이트(AND2)와, 이 앤드게이트(AND2)의 출력과 상기 앤드게이트(AND1)의 출력을 논리합하여 캐리출력(carry out)을 출력하는 오아게이트(OR)로 구성되어 가산동작을 수행한다.A conventional full adder generally uses an exclusive OR gate EOR1 for exclusive OR of binary input data as shown in FIG. 1, and an output and carry in of the exclusive OR gate EOR1. An exclusive OR gate EOR2 for outputting a sum S by performing an exclusive OR, an AND gate AND1 for ANDing the binary input data, and an output and carry in of the exclusive OR gate EOR1. An AND gate AND2 that is ANDed together, an OR gate OR that outputs a carry out by ORing the output of the AND gate AND2 and the output of the AND gate AND1 to perform an addition operation. .

그러나, 상기와 같은 종래의 전가산기는 합값(S)과 캐리출력(carry out)을 결정하는데 있어서, 합값(S)을 결정하는 논리회로와 캐리출력(carry out)을 결정하는 논리회로가 서로 연관되어 동작함에 따라 지연이 발생하여 동작속도가 느리고 또한 합값(S)을 결정하는 논리회로와 별도로 캐리출력(carry out)을 결정하는 논리회로가 필요함에 따라 가산기 전체의 크기가 증가한다는 문제점이 있었다.However, in the conventional full adder as described above, in determining the sum value S and the carry out, the logic circuit determining the sum value S and the logic circuit determining the carry out are related to each other. As a result, there is a problem in that the size of the entire adder increases as a delay occurs, the operation speed is slow, and a logic circuit for determining a carry out is required separately from a logic circuit for determining a sum value S.

이에 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 캐리입력(carry in)과 2진 입력데이타를 트랜지스터의 온/오프작용을 통해 직접 출력단으로 전달하여 캐리출력(carry out)과 합값(summation)을 결정하는 전달식 2진 가산기를 제공하는 것을 그 목적으로 한다.Accordingly, the present invention has been made to solve the above problems, the carry input (carry in) and binary input data is transferred directly to the output terminal through the on / off action of the transistor (carry out) and the sum ( The object is to provide a transfer binary adder for determining the summation).

상기와 같은 목적을 달성하기 위하여 본 발명은, 2진 입력데이타를 배타적 논리합하는 배타적 논리합 회로부와, 이 배타적 논리합 회로부의 출력이 1이면 스위칭되어 캐리입력을 캐리출력단으로 출력하는 제1 스위칭수단과, 상기 배타적 논리합 회로부의 출력이 0이면 스위칭되어 캐리입력을 합값 출력단으로 출력하는 제2 스위칭수단과, 상기 캐리출력단과 합값 출력단 사이에 접속되어 캐리출력을 래치시키는 반전기능을 갖는 래치회로부와, 상기 배타적 논리합 회로부의 출력이 0이면 스위칭되어 2진 입력데이타중 하위비트를 캐리출력단으로 출력하는 제3 스위칭수단과, 상기 래치회로부와 합값 출력단사이에 접속되어 상기 배타적 논리합 회로부의 출력이 1이면 스위칭되어 래치회로부의 출력을 합값 출력단으로 출력하는 제4 스위칭수단)을 구비하는 것을 특징으로 한다.In order to achieve the above object, the present invention provides an exclusive OR circuit for exclusive OR of binary input data, a first switching means for switching when the output of the exclusive OR circuit is 1 and outputting a carry input to a carry output stage; A second switching means for switching when the output of the exclusive logic sum circuit part is 0 and outputting a carry input to the sum value output stage, a latch circuit portion having an inverting function connected between the carry output stage and the sum value output stage to latch the carry output, and the exclusive A third switching means for switching when the output of the OR circuit is 0 and outputting a lower bit of binary input data to the carry output terminal; and switching when the output of the exclusive OR circuit is 1 when the output of the exclusive OR circuit is 1 And fourth switching means for outputting the output of the circuit portion to the sum value output stage. It is characterized by.

이하, 본 발명의 일실시예를 첨부된 도면에 따라 상세히 설명한다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

본 발명은 제2도에 도시된 바와 같이, 2진 입력 데이타(X,Y)를 배타적 논리합하는 배타적 논리합 게이트(XOR)와, 이 배타적 논리합 게이트(XOR)의 출력신호에 따라 스위칭 되어 캐리입력을 캐리출력단으로 출력하는 제1 n-MOS트랜지스터(TR1)와, 상기 배타적 논리합 게이트(XOR)의 출력을 반전시키는 제1인버터(NT1)와, 이 인버터(NT1)의 출력신호에 따라 스위칭 되어 캐리입력을 합값 출력단(S)으로 출력하는 제2 n-MOS 트랜지스터(TR2)와, 상기 제1인버터(NT1)의 출력신호에 따라 스위칭되어 상기 2진 입력데이타(X,Y)중 하위비트(Y)를 캐리출력단으로 출력하는 제3 n-MOS 트랜지스터(TR3)와, 상기 캐리출력 단과 합값 출력단(S) 사이에 접속되어 캐리출력을 래치하는 반전기능을 갖는 래치회로부(10)와, 이 래치회로부(10)와 상기 합값 출력단(S)사이에 접속되어 신호의 흐름을 온/오프하는 제4 n-MOS 트랜지스터(TR4)로 구성되어 있다.According to the present invention, as shown in FIG. 2, the exclusive OR gate XOR for exclusive OR of the binary input data X and Y and the output signal of the exclusive OR gate XOR are switched to carry a carry input. The first n-MOS transistor TR1 output to the carry output stage, the first inverter NT1 for inverting the output of the exclusive OR gate, and the output signal of the inverter NT1 are switched to carry input Is switched according to the output signal of the second n-MOS transistor TR2 and the first inverter NT1 outputting the sum to the sum output terminal S, and the lower bit Y of the binary input data X and Y is output. A third n-MOS transistor TR3 for outputting to the carry output stage, a latch circuit section 10 having an inverting function connected between the carry output stage and the sum value output stage S to latch the carry output, and the latch circuit section ( 10) is connected between the sum value output terminal (S) to turn on / off the flow of signals. The fourth n-MOS transistor TR4 is turned off.

한편, 상기 래치회로부(10)는 역방향으로 병렬연결된 두개의 인버터(NT2,MT3)로 구성되어 있다.Meanwhile, the latch circuit unit 10 includes two inverters NT2 and MT3 connected in parallel in opposite directions.

다음에는 상기와 같은 구성을 갖는 본 발명의 작용 및 효과를 상세히 설명한다.Next will be described in detail the operation and effect of the present invention having the configuration as described above.

표 1은 전가산기에 있어서 2진 입력데이타(X,Y)와 캐리입력(carry_in)에 따른 합값(S)과 캐리출력(carry_out)을 나타낸 진리표이다.Table 1 is a truth table showing the sum (S) and the carry output (carry_out) according to the binary input data (X, Y) and the carry input (carry_in) in the full adder.

표 1에서 case 0,1의 경우에는 2진 입력데이타 X와 Y가 모두 0이므로 배타적 논리합 게이트(XOR)는 로우를 출력하게 되고 이에 따라 n-MOS 트랜지스터(TR1,TR4)의 게이트에 로우신호가 인가되어 이 n-MOS 트랜지스터(TR1,TR4)는 오프된다.In Table 1, in case of 0 and 1, since the binary input data X and Y are both 0, the exclusive OR gate XOR outputs a low signal, so that a low signal is applied to the gates of the n-MOS transistors TR1 and TR4. Applied, these n-MOS transistors TR1 and TR4 are turned off.

한편, 상기 배타적 논리합 게이트(XOR)의 출력신호는 제1인버터(NT1)에 의해 반전되어 하이신호가 되어 n-MOS 트랜지스터(TR2,TR3)의 게이트에 하이신호가 인가되어 이 n-MOS 트랜지스터(TR2,TR3)는 온된다. 따라서 캐리입력은 n-MOS 트랜지스터(TR2)를 통해 합값 출력단자(S)로 출력되고 입력 데이타중 하위비트인 Y는 n-MOS 트랜지스터(TR3)를 통해 캐리출력단으로 출력된다.On the other hand, the output signal of the exclusive OR gate XOR is inverted by the first inverter NT1 to become a high signal, and a high signal is applied to the gates of the n-MOS transistors TR2 and TR3 so that the n-MOS transistor ( TR2, TR3) are turned on. Therefore, the carry input is output to the sum value output terminal S through the n-MOS transistor TR2, and Y, the lower bit of the input data, is output to the carry output terminal through the n-MOS transistor TR3.

그러므로, 2진 입력데이타 X와 Y가 모두 0이고 캐리입력도 0인 경우 합값도 0이고 캐리출력도 0이되며 입력 데이타 X와 Y가 모두 0이고 캐리입력은 1인 경우 합값은 0이고 캐리출력은 1이 된다.Therefore, if the binary input data X and Y are both 0 and the carry input is also 0, the sum value is 0 and the carry output is 0. If the input data X and Y are both 0 and the carry input is 1, the sum value is 0 and the carry output is 0. Becomes 1

한편, 상기 n-MOS 트랜지스터(TR3)의 출력신호, 즉 캐리출력은 래치회로부(10)에 래치되어 캐리출력의 래치효과를 얻을 수 있다.On the other hand, the output signal of the n-MOS transistor TR3, that is, the carry output is latched by the latch circuit unit 10 to obtain a latch effect of the carry output.

CASE 2,3,4,5의 경우에는 표1에서 보는바와 같이 2진 입력데이타 X,Y의 값이 서로 상반관계에 있고 합값과 캐리출력도 서로 상반관계에 있으며 캐리입력과 캐리출력은 서로 같다는 것을 알수 있다. 따라서 캐리출력은 캐리입력이 그대로 전달되고 합값은 캐리입력 값이 반전되어 결정된다.In the case of CASE 2, 3, 4, 5, as shown in Table 1, the values of binary input data X, Y are in mutual relationship with each other, the sum value and the carry output are in mutual relationship, and the carry input and carry output are the same. I can see that. Therefore, the carry output is carried by the carry input as it is and the sum value is determined by inverting the carry input value.

예를들어, CASE 2의 경우 2진 입력데이타 X,Y의 값이 서로 상반됨으로 배타적 논리합 게이트(XOR)는 하이신호를 출력하고 이에 따라 n-MOS 트랜지스터(TR1,TR4)는 온된다.For example, in case of CASE 2, the values of the binary input data X and Y are mutually opposite, so the exclusive OR gate XOR outputs a high signal, and thus the n-MOS transistors TR1 and TR4 are turned on.

한편, 상기 배타적 논리합 게이트(XOR)의 출력신호는 제1인버터(NT1)에 의해 반전되어 로우신호를 출력함에 따라 n-MOS 트랜지스터(TR2,TR3)는 오프된다. 따라서 캐리입력은 트랜지스터(TR1)를 통해 캐리출력단은로 출력되고 또한 래치회로부(10)내의 제2인버터(NT2)를 통해 반전된 후 n-MOS 트랜지스터(TR4)를 거쳐 합값 출력단자(S)로 출력된다.Meanwhile, as the output signal of the exclusive OR gate XOR is inverted by the first inverter NT1 and outputs a low signal, the n-MOS transistors TR2 and TR3 are turned off. Therefore, the carry input is output through the transistor TR1 to the carry output terminal and is inverted through the second inverter NT2 in the latch circuit unit 10 and then through the n-MOS transistor TR4 to the sum value output terminal S. Is output.

그러므로, 캐리출력은 캐리입력과 같은 0이 되고 합값은 캐리입력이 반전된 값, 즉 1이 된다.Therefore, the carry output becomes 0 equal to the carry input and the sum value becomes the value whose carry input is inverted, that is, 1.

표 1에서 보는 바와 같이 2진 입력데이타 X와 Y가 모두 1인 CASE 6,7의 경우, 2진 입력데이타가 1이면 캐리출력도 1이고 캐리입력이 그대로 전달되어 합값이 됨으로 CASE 0,1과 동일한 방법으로 동작함을 알 수 있다.As shown in Table 1, in the case of CASE 6,7 where binary input data X and Y are both 1, if binary input data is 1, the carry output is 1 and the carry input is transferred as it is to add up. It can be seen that it works in the same way.

상기의 경우는 스위칭수단으로 n-MOS 트랜지스터를 사용하는 경우를 예를들어 설명하였으나 본 발명은 p-MOS 트랜지스터 뿐만 아니라 다른 적절한 스위칭소자를 사용하여 구성할수도 있다.In the above case, an example of using an n-MOS transistor as the switching means has been described.

상기와 같이 본 발명은 합값과 캐리출력을 결정함에 있어서, 2진 입력신호와 캐리입력이 트랜지스터의 스위칭 동작에 따라 합값과 캐리출력단으로 전달됨에 따라 지연시간이 발생하지 않아 동작속도 가빠르고 또한 합값과 캐리출력을 별도의 회로가 아닌 단일 회로를 통해 결정함에 따라 가산기 전체의 크기를 줄일 수 있는 효과가 있다.As described above, in determining the sum value and the carry output, the delay time does not occur as the binary input signal and the carry input are transferred to the sum value and the carry output terminal according to the switching operation of the transistor, so that the operation speed is high and the sum value and By determining the carry output through a single circuit rather than a separate circuit, the overall size of the adder can be reduced.

Claims (2)

2진 입력데이타를 배타적 논리합하는 배타적 논리합 회로부(XOR)와, 상기 배타적 논리합 회로부(XOR)의 출력이 1이면 스위칭되어 캐리입력을 캐리출력단으로 출력하는 제1 스위칭수단(TR1)과, 상기 배타적 논리합 회로부(XOR)의 출력이 0이면 스위칭되어 캐리입력을 합값 출력단으로 출력하는 제2 스위칭수단(TR2)과, 상기 캐리출력단과 합값 출력단 사이에 접속되어 캐리출력을 래치시키는 반전기능을 갖는 래치회로부(10)와, 상기 배타적 논리합 회로부(XOR)의 출력이 0이면 스위칭되어 2진 입력데이타중 하위비트 입력값을 캐리출력단으로 출력하는 제3 스위칭수단(TR3) 및, 상기 래치회로부(10)와 합값 출력단 사이에 접속되어 상기 배타적 논리합 회로부(XOR)의 출력이 1이면 스위칭되어 래치회로부(10)의 출력을 합값 출력단으로 출력하는 제4 스위칭수단(TR4)을 구비하는 것을 특징으로 하는 전달식 2진 가산기.An exclusive OR circuit unit XOR for exclusive OR of binary input data, a first switching means TR1 for switching when the output of the exclusive OR circuit unit XOR is 1, and outputting a carry input to a carry output terminal, and the exclusive OR A second switching means TR2 for switching when the output of the circuit unit XOR is 0 and outputting a carry input to the sum value output terminal, and a latch circuit portion having an inverting function connected between the carry output terminal and the sum value output terminal to latch the carry output ( 10) and a third switching means TR3 for switching when the output of the exclusive OR circuit unit XOR is 0 and outputting a lower bit input value of the binary input data to the carry output terminal, and a sum value with the latch circuit unit 10. The fourth switching means TR4 connected between the output terminals and switched when the output of the exclusive OR circuit unit XOR is 1 to output the output of the latch circuit unit 10 to the sum value output terminal. A transfer binary adder, characterized in that the comparison. 제1항에 있어서, 상기 제1,제2,제3 및 제4 스이칭수단(TR1,TR2,TR3,TR4)은 n-MOS 트랜지스터이고, 배타적 논리합 회로부(XOR)와 제3 스위칭수단(TR3) 사이에 반전수단(NT1)이 접속되며, 상기 래치회로부(10)는 역방향으로 병렬연결된 두개의 인버터(NT2,NT3)로 구성되는 것을 특징으로 하는 전달식 2진 가산기.The method of claim 1, wherein the first, second, third and fourth switching means (TR1, TR2, TR3, TR4) are n-MOS transistors, and the exclusive OR circuit part XOR and the third switching means TR3. Inverting means (NT1) is connected between, and the latch circuit unit 10 is a transfer type binary adder, characterized in that composed of two inverters (NT2, NT3) connected in parallel in the reverse direction.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180043963A (en) * 2016-10-21 2018-05-02 조선대학교산학협력단 Apprpximate adder consists of 4 transistors has TED of 4 and DSP integrated with the adder

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