KR0136433B1 - Variable counter - Google Patents
Variable counterInfo
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- KR0136433B1 KR0136433B1 KR1019950007947A KR19950007947A KR0136433B1 KR 0136433 B1 KR0136433 B1 KR 0136433B1 KR 1019950007947 A KR1019950007947 A KR 1019950007947A KR 19950007947 A KR19950007947 A KR 19950007947A KR 0136433 B1 KR0136433 B1 KR 0136433B1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
Abstract
본 발명은 입력클럭신호의 특정범위의 분주에만 이용되는 분주기에 적용함에 있어 구성소자수를 절감시키고 회로동작의 신뢰도를 향상시킬 수 있도록 한 가변 분주기에 관한 것이다.The present invention relates to a variable divider that can reduce the number of components and improve the reliability of the circuit operation when applied to a divider that is used only for the division of a specific range of the input clock signal.
본 발명은 종래의 기술이 특정 범위의 주파수만이 이용될 경우에도 분주기 전체 범위의 분주가 가능하도록 함으로써 불필요한 레지스터, 비교기등의 하드웨어가 구성되며, 일치신호 발생시 다입력 낸드 게이트가 사용되어 집적회로의 넓은 영역을 차지하게 되고 게이트 동작 지원이 많게 되므로 인하여 신뢰도가 떨어질 우려가 있었던 점을 감안하여 모듈로 레지스터와 비교기는 분주의 특정범위에 필요한 최소한의 하드웨어로 구성하고 기초분주에 필요한 정보를 기본신호처리부에서 카운터의 상위비트의 신호를 받아 처리하도록 함으로써 모듈로 레지스터 및 비교기를 특정 범위의 분주에 필요한 최소한의 하드웨어로 구성함으로써 불필요한 하드웨어를 줄일 수 있게 되며, 종래 8입력 낸드 게이트를 4입력 낸드 게이트로 구성가능하므로 신호지연 및 동작신뢰도를 향상시킬 수 있도록 하며, 집적회로의 집적도도 향상시킬 수 있도록 한 것이다.According to the present invention, even when only a specific range of frequencies is used, the entire range of dividers can be divided so that unnecessary hardware such as registers and comparators are configured, and multi-input NAND gates are used when a coincidence signal is generated. In consideration of the possibility of reliability deterioration due to occupying a large area and supporting gate operation, modulo registers and comparators are composed of the minimum hardware necessary for a specific range of division and basic information is necessary for basic division. By processing the upper bit signal of the counter by the processing unit, it is possible to reduce unnecessary hardware by configuring the modulator register and the comparator with the minimum hardware necessary for a specific range of division.The conventional 8-input NAND gate is converted into 4-input NAND gate. Configurable signal delay And to improve the operation reliability, which will also make possible to improve the degree of integration of integrated circuits.
Description
제 1 도는 종래의 가변 분주기의 블럭 구성도1 is a block diagram of a conventional variable divider
제 2 도는 본 발명에 따른 가변 분주기의 블럭 구성도2 is a block diagram of a variable divider according to the present invention.
제 3 도는 제 2 도의 기본신호처리부의 상세 구성도3 is a detailed configuration diagram of the basic signal processor of FIG.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
11 : 모듈로 레지스터12 : 비교기11: modulo register 12: comparator
13 : 카운터14 : 일치신호 발생부13 counter 14 coincidence signal generator
15 : 출력부16 : 기본신호처리부15 output unit 16 basic signal processing unit
본 발명은 가변 분주기에 관한 것으로서, 더욱 상세하게는 입력클럭신호의 특정범위의 분주에만 이용되는 분주기에 적용함에 있어 구성소자수를 절감시키고 회로동작의 신뢰도를 향상시킬 수 있도록 한 가변 분주기에 관한 것이다.The present invention relates to a variable divider, and more particularly, a variable divider for reducing the number of components and improving reliability of circuit operation when applied to a divider used only for a division of a specific range of an input clock signal. It is about.
제 1 도는 종래의 부저발생기에 적용되던 분주기의 블럭 구성도를 도시한 것으로, 8비트의 모듈로 레지스터(1), 8비트의 비교기(2), 8비트의 카운터(3), 출력부(4)로 구성된다.1 is a block diagram of a frequency divider applied to a conventional buzzer generator, and includes an 8-bit modulo register 1, an 8-bit comparator 2, an 8-bit counter 3, and an output unit ( 4) consists of.
이는 모듈로 레지스터(1)에 원하는 분주비에 해당하는 데이타를 라이트하고 카운터(3)로 입력 클럭을 계수하며 상기 모듈로 레지스터(1)의 값과 카운터(3)의 값을 비교기(2)에서 비교한다.This writes the data corresponding to the desired division ratio into the modulo register 1 and counts the input clock with the counter 3 and compares the value of the modulo register 1 with the value of the counter 3 in the comparator 2. Compare.
이때, 비교기(2)의 비교결과 두 값이 일치하면 낸드 게이트(NAND1)와 인버터(INV1)를 통하여 일치신호를 발생하며, 이 일치신호를 받아 출력부(4)의 T플립플롭(TFF1)이 출력신호를 반전시킨다.At this time, if two values of the comparator 2 match, the matching signal is generated through the NAND gate NAND1 and the inverter INV1, and the T flip-flop TFF1 of the output unit 4 receives the matching signal. Invert the output signal.
또한, 상기 출력부(4)는 상기 일치신호를 받아 상기 카운터(3)를 리셋시키는 리셋신호를 발생하며, 상기의 과정을 반복수행하여 입력클럭을 원하는 주파수의 신호로 분주하여 출력신호를 발생한다.In addition, the output unit 4 receives the coincidence signal and generates a reset signal for resetting the counter 3, and repeats the above process to divide the input clock into a signal of a desired frequency to generate an output signal. .
그러나 상기와 같은 종래의 기술은 특히 부저발생기등에서는 분주기의 특정 범위의 주파수만을 사용하는데(8비트의 경우 입력신호가 500KHz일때 출력가능 주파수가 125KHz-976Hz인데 가용주파수 범위는 5KHz이하이므로) 분주기 전체 범위의 분주가 가능하도록 함으로써 불필요한 레지스터, 비교기 등의 하드웨어가 구성되며, 일치신호 발생시 다입력 낸드 게이트가 사용되어 집적회로의 넓은 영역을 차지하게 되고 게이트 동작 지연이 많게 되므로 인하여 신뢰도가 떨어질 우려가 있었다.However, the above-described conventional technique uses only a specific range of frequency of the divider, especially in a buzzer generator (when the 8-bit input signal is 500KHz, the output frequency is 125KHz-976Hz, and the available frequency range is 5KHz or less). By distributing the entire range, the hardware of unnecessary registers, comparators, etc. can be configured, and when a coincidence signal is generated, multi-input NAND gates are used to occupy a large area of the integrated circuit and the gate operation delay is high, resulting in a decrease in reliability. There was.
본 발명은 이러한 문제점을 해결하기 위한 것으로, 본 발명의 목적은 모듈로 레지스터와 비교기는 분주의 특정범위에 필요한 최소한의 하드웨어로 구성하고 기초분주에 필요한 정보를 카운터의 상위비트의 신호를 받아 처리하도록 함으로써 불필요한 하드웨어의 구성을 줄일 수 있도록 한 가변 분주기를 제공함에 있다.SUMMARY OF THE INVENTION The present invention has been made to solve this problem, and an object of the present invention is to configure a modulator register and a comparator with the minimum hardware necessary for a specific range of division and to process the information necessary for basic division by receiving the signal of the upper bit of the counter. By providing a variable divider to reduce unnecessary hardware configuration.
이러한 목적을 달성하기 위한 본 발명의 특징은 특정범위의 분주에 적합하도록 된 다단의 카운터와, 상기 카운터의 단수보다 적은 단수의 모듈로 데이타를 저장하는 모듈로 레지스터와, 상기 모듈로 레지스터와 해당 카운터단에 연결되어 상기 모듈로 레지스터의 값과 카운터의 값을 비교하는 비교기와, 상기 비교기의 비교결과에 따라 일치신호를 발생하는 일치신호 발생부와, 상기 일치신호 발생부로 부터의 일치신호에 따라 출력신호를 발생하며 상기 카운터를 초기화시키는 리셋신호를 발생하는 출력부와, 상기 카운터중 상기 비교기와 연결되지 않은 단의 신호를 받아 상기 출력부의 인에이블 신호를 발생하는 기본신호처리부로 구성되는 가변 분주기에 있다.A feature of the present invention for achieving this object is a multi-stage counter adapted to a particular range of dispensing, a modulo register for storing modulo data of less than the number of stages of the counter, the modulo register and the counter A comparator coupled to the modulo register and a counter value, a match signal generator for generating a match signal according to a comparison result of the comparator, and output according to a match signal from the match signal generator; A variable divider comprising an output unit for generating a signal and generating a reset signal for initializing the counter, and a basic signal processing unit for receiving the signal of a stage not connected to the comparator among the counters and generating an enable signal of the output unit. Is in.
이하, 본 발명의 일실시예를 첨부도면을 참조로 하여 상세히 설명한다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
제 2 도는 본 발명에 따른 가변 분주기의 블럭 구성도를 도시한 것으로, 4비트의 모듈로 레지스터(11) 및 비교기(12), 입력클럭을 계수하는 8비트의 카운터(13), 상기 비교기(12)의 비교결과에 따라 일치신호를 내는 일치신호 발생부(14), 상기 일치신호 발생부(14)로 부터의 일치신호에 따라 출력신호를 발생하고 상기 카운터(13)를 초기화시키는 리셋신호를 발생하는 출력부(15), 상기 카운터(13)의 신호를 받아 출력부(15)에 인에이블 신호를 제공하는 기본신호처리부(16)로 구성된다.2 is a block diagram of a variable divider according to the present invention, wherein a 4-bit modulo register 11 and a comparator 12, an 8-bit counter 13 for counting an input clock, and the comparator ( According to the comparison result of 12), a matching signal generator 14 for generating a matching signal and a reset signal for generating an output signal according to the matching signal from the matching signal generator 14 and initializing the counter 13 are generated. And a basic signal processor 16 for receiving the signal from the counter 13 and providing an enable signal to the output unit 15.
상기 일치신호 발생부(14)는 4입력 낸드 게이트(NAND11)와 인버터(INV11)로 구성되며, 상기 출력부(15)는 앤드 게이트(AND11)와 T플롭플롭(TFF11)으로 구성된다.The coincidence signal generator 14 includes four input NAND gates NAND11 and an inverter INV11, and the output unit 15 includes an AND gate AND11 and a T-flop flop TFF11.
그리고 상기 기본신호처리부(16)는 분주 주파수대를 정하기 위하여 제 3 도에 도시한 바와 같이 입력신호를 선택하는 다수의 스위치 소자를 구비하여 입력신호를 선택할 수 있도록 하거나 마스크 옵션(Mask Option)에 의하여 입력신호를 선택할 수 있도록 된다.In addition, the basic signal processing unit 16 includes a plurality of switch elements for selecting an input signal as shown in FIG. 3 to determine a frequency band so that the input signal can be selected or input by a mask option. The signal can be selected.
상기와 같이 구성된 본 발명은 현재 사용되는 부저발생기는 특성이 좋은 주파수대가 좁게 존재하므로 특정범위의 분주(입력 클럭이 500KHz일때 출력 주파수가 1.95KHz-1.73KHz범위내에서 16개의 분주경우를 가질 수 있도록 하는 분주기)가 사용되는 경우를 예로 한다.According to the present invention configured as described above, the buzzer generator currently used has a narrow frequency band with good characteristics, so that the frequency range of a specific range (when the input clock is 500KHz, the output frequency is 1.95KHz-1.73KHz can have 16 division cases. An example is the case where a divider) is used.
우선, 모듈로 레지스터(11)에 원하는 분주비를 라이트하고, 카운터(13)로 입력클럭을 카운트한다.First, the desired division ratio is written into the modulo register 11, and the input clock is counted by the counter 13.
그리고 상기 카운터(13)의 하위 4비트의 카운팅값은 해당하는 모듈로 레지스터(11)의 값과 비교기(12)에서 비교되어 일치신호 발생부(14)를 통하여 일치신호를 만들고, 상위 4비트의 카운팅값은 기본신호처리부(16)에 입력되어 출력부(15)의 인에이블 신호를 만들게 된다.The counting value of the lower 4 bits of the counter 13 is compared with the value of the corresponding modulo register 11 in the comparator 12 to generate a coincidence signal through the coincidence signal generator 14. The counting value is input to the basic signal processing unit 16 to generate an enable signal of the output unit 15.
이때, 상기 상위 4비트의 카운팅값이 기본신호처리부(16)에 의해 인에이블되고 하위 4비트의 카운팅값이 모듈로 레지스터(11)의 값과 일치할 때 각 비트의 일치를 나타내는 신호(eg0-eg3)가 모두 하이가 되어 4입력 낸드 게이트(NAND11)와 인버터(INV11)를 통하여 일치신호가 발생되면 출력부(15)는 출력신호를 반전시켜 출력하고, 동시에 상기 카운터(13)를 리셋시킨다.At this time, when the counting value of the upper 4 bits is enabled by the basic signal processing unit 16 and the counting value of the lower 4 bits coincides with the value of the modulo register 11, a signal indicating coincidence of each bit (eg 0-0). When eg3) becomes high and a coincidence signal is generated through the four-input NAND gate NAND11 and the inverter INV11, the output unit 15 inverts the output signal and outputs the same, and simultaneously resets the counter 13.
이와 같은 과정을 반복수행하여 원하는 주파수의 신호를 출력하게 된다.This process is repeated to output a signal of a desired frequency.
이상에서 살펴본 바와 같이 본 발명은 모듈로 레지스터 및 비교기를 특정 범위의 분주에 필요한 최소한의 하드웨어로 구성함으로써 불필요한 하드웨어를 줄일 수 있게 되고, 종래 8입력 낸드 게이트를 4입력 낸드 게이트로 구성가능하므로 신호지연 및 동작신뢰도를 향상시킬 수 있게 되며, 집적회로의 집적도도 향상시킬 수 있게 된다.As described above, the present invention can reduce unnecessary hardware by configuring the modulator register and the comparator with the minimum hardware required for the specific range of division, and the signal delay since the conventional 8 input NAND gate can be configured as a 4 input NAND gate. And it is possible to improve the operation reliability, it is also possible to improve the integration degree of the integrated circuit.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950007947A KR0136433B1 (en) | 1995-04-06 | 1995-04-06 | Variable counter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950007947A KR0136433B1 (en) | 1995-04-06 | 1995-04-06 | Variable counter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960039648A KR960039648A (en) | 1996-11-25 |
| KR0136433B1 true KR0136433B1 (en) | 1998-05-15 |
Family
ID=19411608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950007947A KR0136433B1 (en) | 1995-04-06 | 1995-04-06 | Variable counter |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0136433B1 (en) |
-
1995
- 1995-04-06 KR KR1019950007947A patent/KR0136433B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960039648A (en) | 1996-11-25 |
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