KR0133829B1 - Programing method & device of non volatile memory - Google Patents
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- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
Abstract
본 발명은 입력되는 새로운 데이타와 셀에 저장되어 있던 전 데이타를 비트별로 비교하여 동일한 경우에는 프로그래밍 동작을 생략하고 서로 다른 경우에는 프로그램 작업 또는 이레이즈 작업만을 실시하도록 하여 불필요한 이레이즈 작업을 줄임으로써, 소자의 수명과 신뢰성을 향상시킨 불휘발성 메모리 소자의 프로그래밍 방법 및 그 장치에 관한 기술이다.The present invention compares the new data inputted with all the data stored in the cell bit by bit to omit the programming operation in the same case and to perform only the program or erase operation in different cases, thereby reducing unnecessary erasure operations. The present invention relates to a method and apparatus for programming a nonvolatile memory device having improved device life and reliability.
Description
제1도는 본 발명의 프로그래밍 방법을 도시한 플로우차트.1 is a flowchart illustrating a programming method of the present invention.
제2도는 본 발명에 관련된 회로의 블럭 구성도.2 is a block diagram of a circuit according to the present invention.
제3도는 본 발명에 사용된 제어회로의 진리 상태도.3 is a truth state diagram of a control circuit used in the present invention.
제4도는 본 발명에 사용된 제어회로의 실시예도.4 is an embodiment of a control circuit used in the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
11 : 입출력 버퍼 12 : 제1데이타 래치회로11: I / O buffer 12: First data latch circuit
13 : 감지 증폭기 14 : 제2데이타 래치회로13 sense amplifier 14 second data latch circuit
15 : 제어회로 16 : 커맨드 스테이트 디코더15: control circuit 16: command state decoder
17 : 블럭 디코더 18 : 블럭17: block decoder 18: block
본 발명은 불휘발성 메모리 소자의 프로그래밍 방법 및 그 장치에 관한 것으로, 특히 입력되는 새로운 데이타와 셀에 저장되어 있던 전 데이타를 비트별로 비교하여 동일한 경우에는 프로그래밍 동작을 생략하고 서로 다른 경우에는 프로그램 작업 또는 이레이즈 작업만을 실시하도록 하여 불필요한 이레이즈 작업을 줄임으로써, 소자의 수명과 신뢰성을 향상시킨 프로그래밍 방법 및 그 장치에 관한 것이다.The present invention relates to a method and a device for programming a nonvolatile memory device. Particularly, new data inputted and all data stored in a cell are compared bit by bit, and the programming operation is omitted in the same case. The present invention relates to a programming method and apparatus for improving device life and reliability by reducing only unnecessary erasure operations.
이이피롬(EEPROM)이나 플래쉬 메모리 소자를 프로그래밍하려면 종래에는 우선 프로그램하고자 하는 섹터(sector)나 칩 전체를 자동적으로 혹은 사용자의 명령에 의해 무조건 이레이즈 하도록 되어 있었다.In order to program an EEPROM or a flash memory device, conventionally, an entire sector or a chip to be programmed is erased automatically or unconditionally by a user's command.
그래서, 실제로 해당 셀들에 저장되어 있던 데이타의 상태에 상관없이 이레이즈 작업이 수행되기 때문에, 비록 새로 입력하려는 프로그램 데이타와 기존에 저장되어 있던 셀 데이타가 동일하다 하더라도 일단 이레이즈 작업을 실시한 후에 다시 프로그램 작업을 해야하는 운영상의 비효율성이 있었다.Therefore, since the erase operation is performed regardless of the state of the data stored in the corresponding cells, even after the newly input program data and the previously stored cell data are identical, the erase operation is performed again. There were operational inefficiencies that required work.
예를 들어, 바이트 단위로 보았을 때에 기존에 프로그래밍되어 있는 데이타가 하이 데이타이고 새로 입력할 데이타 역시 하이 데이타로 서로 동일하더라도 불필요하게 8개의 셀을 전부 이레이즈했다가 다시 프로그램해야 하는 것이다.For example, if the data programmed in the unit of bytes is high data and the data to be newly input is the same as the high data, all 8 cells need to be erased and reprogrammed unnecessarily.
상기와 같이 불필요한 이레이즈 작업이나 프로그램 작업이 반복되면 결국 불휘발성 메모리 셀의 플로팅게이트(floating gate) 주변에 있는 산화막에 스트레스가 가해져서 소자의 수명과 신뢰성이 저하되는 문제가 발생한다.If unnecessary erase or program operations are repeated as described above, stress is applied to the oxide film around the floating gate of the nonvolatile memory cell, thereby degrading the lifetime and reliability of the device.
따라서, 본 발명에서는 기존에 프로그램되어 있던 바이트 단위의 전데이타를 리드하여 새로 입력할 데이타와 비트별로 비교한 후에, 두 데이타가 서로 동일한 경우에는 이레이즈나 프로그램 작업을 수행하지 않고, 두 데이타가 서로 다른 경우에만 이레이즈 또는 프로그램 작업을 수행하도록 하여 종래 기술의 문제점을 제거하는 데에 그 목적이 있다.Therefore, in the present invention, after reading all the previously programmed data in byte unit and comparing the newly input data with each bit, if the two data are the same, the two data are different from each other without performing erasure or program operation. The purpose is to eliminate the problems of the prior art by only performing erasure or program work.
상기 목적을 달성하기 위하여, 본 발명에서는 상기 두 데이타를 비교하는 회로를 익스클루시브 오아 게이트(exclusive OR gate)와 반전 게이트로 구성하고, 상기 비교회로에서 두 입력 데이타의 상태에 따라 각각 다른 제어신호를 발생시켜 해당 셀에서 필요로 하는 작업을 수행하도록 하였다.In order to achieve the above object, in the present invention, a circuit for comparing the two data is composed of an exclusive OR gate and an inverted gate, and the control circuit differs according to the state of the two input data in the comparison circuit. Generated to perform the work required by the cell.
먼저, 일반적인 경우로서 전체 셀 어레이가 8개의 메모리 블럭으로 구성되어 있고, 어드레서 코딩(address coding)에 의해 각 블럭당 한개의 컬럼이 선택되어 바이트 프로그램이 이루어지도록 설계되어 있으며, 프로그램된 셀이 로우 상태, 이레이즈된 셀이 하이 상태라고 가정하고 본 발명에 관해 설명하기로 한다.First, as a general case, an entire cell array is composed of eight memory blocks, one column is selected for each block by address coding, and a byte program is designed. The present invention will be described on the assumption that the state, the erased cell, is high.
제1도는 본 발명의 프로그래밍 방법을 도시한 플로우차트이다.1 is a flowchart illustrating the programming method of the present invention.
우선, 프로그래밍 동작이 시작되어(단계 101), 입출력 버퍼로부터 새로운 데이타가 입력되면(단계 102), 리드 동작을 실시하여 셀에 저장되어 있던 전 데이타를 리드하여(단계 103), 전 데이타와 새로운 데이타를 서로 비교한 후에(단계 104), 전 데이타와 새로운 데이타가 서로 동일한 경우에는 이레이즈와 프로그램 작업을 모두 생략한 채로 프로그래밍 동작을 종료하고(단계 105,111), 전 데이타는 로우 상태이고 새로운 데이타는 하이 상태이면 이레이즈 작업만 수행한 후에 프로그래밍 동작을 종료하며(단계 106,107,111), 전 데이타는 하이 상태이고 새로운 데이타는 로우 상태이면 프로그램작업과 프로그램 검증작업을 수행한 후에 프로그래밍 동작을 종료한다(단계 108,109,110,111).First, when a programming operation is started (step 101), and new data is input from the input / output buffer (step 102), a read operation is performed to read all the data stored in the cell (step 103). After comparing each other (step 104), if the old data and the new data are the same, the programming operation is terminated with all erase and program operations omitted (step 105, 111), and the old data is low and the new data is high. In the state, the programming operation is terminated after only the erase operation is performed (steps 106, 107, 111). If all data is high and the new data is low, the programming operation is terminated after the program operation and the program verifying operation (steps 108, 109, 110, 111). .
제2도는 본 발명에 관련된 회로의 블럭 구성도로서, 상기 제1도에 도시된 플로우차트에 따라 프로그래밍 동작을 실행하는 회로이다.FIG. 2 is a block diagram of a circuit according to the present invention, which executes a programming operation in accordance with the flowchart shown in FIG.
상기 프로그래밍 동작을 실행하기 위해서는 새로운 데이타를 받아들이는 입출력 버퍼(11)와, 상기 입출력 버퍼(11)로 입력된 새로운 데이타(NDATA)를 래치하는 제1데이타 래치회로(12)와, 셀에 저장되어 있던 전데이타를 리드하여 증폭하는 감지 증폭기(13)와, 상기 감지 증폭기(13)를 거쳐 출력된 전 데이타(ODATA)를 래치하는 제2래치회로(14)와, 상기 제1래치회로(12)에 저장된 데이타와 제2래치회로(14)에 저장된 데이타를 비교한 후, 그 로직 상태에 따라 '프로그램 스킵신호', '준비신호', '이레이즈 스킵신호' 등을 출력하는 제어회로(15)와, 상기 제어회로(15)로부터 출력된 신호를 입력으로 하는 커맨드 스테이트 디코더(command state decoder)(16)와, 상기 커맨드 스테이트 디코더(16)의 출력에 의해 제어되어 메모리 어레이를 구성하는 8개의 블럭을 각각 선택하는 블럭 디코더(17)와, 상기 블럭 디코더(17)에 의해 제어되며 메모리 어레이를 구성하는 블럭(18)으로 이어지는 회로 구성이 필요하다.In order to execute the programming operation, an input / output buffer 11 for receiving new data, a first data latch circuit 12 for latching new data NDATA input to the input / output buffer 11, and a cell are stored in the cell. A sense amplifier 13 which reads and amplifies all the existing data, a second latch circuit 14 which latches all data ODATA output through the sense amplifier 13, and the first latch circuit 12; The control circuit 15 for comparing the data stored in the second latch circuit 14 and the data stored in the second latch circuit 14 and outputting a program skip signal, a ready signal, an erase skip signal, and the like according to the logic state. And eight blocks that are controlled by an output of the command state decoder 16 and the outputs of the command state decoder 16 to input a signal output from the control circuit 15 to constitute a memory array. Block to select each The coder 17 and the block is controlled by a decoder 17 followed circuit composed of blocks 18 that form the memory array is required.
상기 회로의 동작은 상술한 바와 같이, 데이타 입력핀으로 입력되는 새로운 데이타를 데이타 래치회로에 래치시킨 후에, 리드 모드를 동작시켜 기존에 저장되어 있던 전 데이터가 감지 증폭기로부터 출력되면 이를 래치시키고, 상기 두 데이타를 8개의 비트별로 제어회로에서 비교하여 제3도의 진리 상태도에 도시된 로직이 구현되도록 한다. 즉, 본 회로는 1바이트의 데이타를 상호 비교하여 그 각각의 비트값에 대한 제어 신호를 순차적으로 발생하여 각기 비교된 비트에 대응하는 8개의 블록을 제어한다.As described above, the operation of the circuit latches new data input to the data input pin to the data latch circuit, and then operates a read mode to latch all data previously stored from the sense amplifier. The two data are compared by eight bits in the control circuit so that the logic shown in the truth state diagram of FIG. 3 is implemented. That is, the present circuit compares one byte of data with each other and sequentially generates control signals for the respective bit values to control eight blocks corresponding to the compared bits.
즉, 비교되는 두개의 데이타 비트가 동일하면 제어회로 내의 익스클루시브 오아 게이트 회로의 출력이 로우 상태가 되어 '준비신호'가 발생되고, 상기 '준비신호'는 블럭 디코더에 입력되어 프로그래밍 동작이 진행되는 동안 해당 블럭을 계속 디스에이블시켜 결국 프로그램작업이 완료되는 동안 아무런 작업이 이루어지지 않도록 한다.In other words, if the two data bits being compared are the same, the output of the exclusive OR gate circuit in the control circuit goes low to generate a 'preparation signal', and the 'preparation signal' is input to the block decoder to proceed with the programming operation. During that time, the block continues to be disabled so that no work is done while the program is finished.
또한, 전 데이타 비트가 하이 상태이고, 새로운 데이타 비트가 로우상태인 경우에는 기존의 해당 셀이 이레이즈되어 있는 상태이므로 프로그램작업 이전에 선행되는 이레이즈 작업을 거치지 않아도 되기 때문에 제어회로에서 '이레이즈 스킵 신호'를 발생시켜 이레이즈 작업이 수행되는 동안에 해당 셀이 속한 블럭을 디스에이블시킨다.In addition, when all data bits are high and new data bits are low, since the corresponding cell is already erased, it is not necessary to perform the erase operation before the program operation. The skip signal 'is generated to disable the block to which the cell belongs while the erase operation is performed.
반대로, 전 데이타 비트가 로우 상태이고, 새로운 데이타 비트가 하이상태인 경우에는 기존의 해당 셀이 프로그램되어 있는 상태에서 이레이저 작업만 하면 되므로 제어회로에서 '프로그램 스킵신호'를 발생시켜 프로그램작업이 수행되는 동안에 해당 셀이 속한 블럭을 디스에이블시키도록 한다.On the contrary, if all data bits are low and new data bits are high, only the erasure operation is required while the corresponding cell is already programmed, and the program operation is performed by generating a program skip signal from the control circuit. Disables the block to which the cell belongs.
제4도는 본 발명에 사용된 제어회로의 실시예도로서, 전 데이타와 새로운 데이타를 입력으로 하여 상기 '준비신호', '이레이즈 스킵신호', '프로그램 스킵신호' 등을 출력한다.4 is an exemplary diagram of a control circuit used in the present invention, and outputs the 'preparation signal', 'erase skip signal', 'program skip signal' and the like by inputting old data and new data.
그 구성은 전 데이타 비트가 로우 상태일때만 턴-온되어 새로운 데이타를 프로그램 스킵신호로 출력하는 전달 게이트(TM1)과, 전 데이타 비트를 반전시켜 전달 게이트(TM1)를 제어하는 반전 게이트(IV2,IV3)와, 새로운 데이타 비트가 로우 상태일때만 턴-온되어 전 데이타 비트를 이레이즈 스킵신호를 출력하는 전달 게이트(TM2)와 새로운 데이타 비트를 반전시켜 전달 게이트(TM2)를 제어하는 반전 게이트(IV4,IV5)와, 전 데이타 비트와 새로운 데이타 비트가 서로 동일한 경우에만 로우 신호를 출력하는 익스클루시브 오아 게이트(EXOR)와, 익스클루시브 오아 게이트(EXOR)의 출력을 반전시켜 준비신호로 출력하는 반전 게이트(IV1)으로 이루어져 있다.The configuration includes a transfer gate TM1 that is turned on only when all data bits are low and outputs new data as a program skip signal, and an inverting gate IV2 that controls the transfer gate TM1 by inverting all data bits. IV3), a transfer gate TM2 that is turned on only when the new data bit is low and outputs a skip signal for erasing all data bits, and an inverted gate that controls the transfer gate TM2 by inverting the new data bit. IV4, IV5), the exclusive OR gate which outputs a low signal only when the previous data bit and the new data bit are the same, and the output of the exclusive OR gate EXOR is inverted and output as a ready signal. It consists of an inversion gate IV1.
그 동작은 상술한 바와 동일하므로 설명을 생략하기로 한다.Since the operation is the same as described above, description thereof will be omitted.
상기 본 발명은 프로그래밍 동작을 필요로 하는 모든 불휘발성 메모리 소자에 적용할 수 있다.The present invention can be applied to any nonvolatile memory device that requires a programming operation.
이상에서 설명한 바와 같이, 종래 기술에 있어서는 이이피롬이나 플래쉬 메모리 소자를 프로그램하려면 프로그램에 앞서 섹터 또는 칩 전체를 무조건 이레이즈한 후에 다시 프로그램하므로 이미 셀에 저장되어 있던 데이타와 새로 프로그램하는 바이트 단위의 데이타가 같다 하더라도 이와는 상관없이 이레이즈 작업이 선행되는 운영상의 비효율적인 면이 있었으나, 본 발명의 프로그래밍 방법과 장치를 사용하게 되면 프로그램 과정에 앞서 셀 데이타를 리드하여 바이트 단위의 전 데이타와 새로운 데이타를 비트별로 비교하여 동일한 경우는 프로그래밍 동작을 종료하고, 다른 경우에는 프로그램 또는 이레이즈 작업만을 진행시키도록 함으로써, 소자의 수명과 신뢰성을 향상시키는 효과를 얻게 된다.As described above, in the prior art, in order to program an epyrom or a flash memory device, since the entire sector or the chip is unconditionally erased prior to the program, the program is reprogrammed. Although the same is true, there was an operation inefficiency that preceded the erasure operation regardless of this. In comparison, the programming operation is terminated in the same case, and only the program or erase operation is performed in other cases, thereby improving the life and reliability of the device.
Claims (3)
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| KR1019930031853A KR0133829B1 (en) | 1993-12-31 | 1993-12-31 | Programing method & device of non volatile memory |
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| KR1019930031853A KR0133829B1 (en) | 1993-12-31 | 1993-12-31 | Programing method & device of non volatile memory |
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