KR0132903Y1 - Automatic adjustment circuit of antenna - Google Patents
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Abstract
본 고안은 위상동기루프(PLL)를 적용시키고, 이와 함께 바렉터 다이오드(VD)를 사용하여 자동으로 안테나를 조절토록 하는 안테나 자동 조정회로에 관한 것으로, 종래 트리머 캐패시터를 사용하여 수동으로 조정하던 안테나를, PLL 합성장치와 바렉터 다이오드를 사용하여 안테나로부터 입력되는 전압과 크리스탈로부터 발진되는 전압을 비교한 후, 동일한 위상이 되었을 때 이때의 전압을 바렉터 다이오드에 인가하여 데이타를 수신하도록 하므로써, 자동으로 항상 최적의 수신상태를 유지토록 한다.The present invention relates to an antenna automatic adjustment circuit that applies a phase locked loop (PLL) and automatically adjusts an antenna using a varistor diode (VD). An antenna that has been manually adjusted using a conventional trimmer capacitor By comparing the voltage input from the antenna with the voltage oscillated from the crystal using the PLL synthesizer and the varactor diode, and applying the voltage at the same time to the varistor diode to receive the data, Always maintain the optimal reception state.
Description
제1도는 종래의 안테나 조정 회로도.1 is a conventional antenna adjustment circuit diagram.
제2도는 본 고안에 의한 안테나 조정 회로도.2 is an antenna adjustment circuit diagram according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
20, 30 : 동조회로 C1 - C7 : 캐패시터20, 30: tuning circuit C1-C7: capacitor
VD : 바렉터 다이오드 R1 - R7 : 저항VD: varistor diode R1-R7: resistance
SW1 - SW3 : 스위치SW1-SW3: Switch
본 고안은 안테나 자동 조정회로에 관한 것으로, 위상동기루프(Phase Lock Loop : 이하 PLL이라 칭한다)를 적용시키고, 이와 함께 바렉터 다이오드(varactor diode : VD)를 사용하여 자동으로 안테나를 조절토록 하는 안테나 자동 조정회로에 관한 것이다.The present invention relates to an antenna automatic adjustment circuit, and to apply a phase lock loop (hereinafter referred to as a PLL) and to adjust the antenna automatically by using a varactor diode (VD). It relates to an automatic adjustment circuit.
일반적으로 페이저에서 사용하는 안테나 조정회로는 트리머 캐패시터를 이용하여 수동으로 안테나를 조정하게 되어있는 바, 이는 제1도에 도시된 바와 같이, 안테나(ANT)를 통해 입력되는 고주파(RF) 신호는 안테나 자체의 인덕턴스 성분(L 성분)과, 그 주변회로인 다이오드(D1) 및, 각 캐패시터(C1, C2)의 컨덕티브 성분으로 동조회로를 형성하여 최적의 수신상태를 유지하게 된다.In general, the antenna adjustment circuit used in the pager is to adjust the antenna manually by using a trimmer capacitor. As shown in FIG. 1, a high frequency (RF) signal input through the antenna ANT is an antenna. A tuning circuit is formed of its inductance component (L component), its peripheral circuit diode (D1), and the conductive component of each capacitor (C1, C2) to maintain an optimal reception state.
그러나 상기와 같이 구현되는 종래 안테나 조정회로는 안테나 주변회로의 컨덕티브 성분과, 주파수별 동조점이 달라 안테나 조정이 제대로 이루어지지 않으므로 인해 별도의 트리머 캐패시터(trimmer capacitor)를 캐패시터(C1)와 캐패시터(C2) 사이에 설치하여 장치 전체의 캐패시터 값을 조절토록 하므로써, 안테나의 조정을 행하였다.However, in the conventional antenna adjustment circuit implemented as described above, since the antenna components are not properly adjusted because of the conductive components of the antenna peripheral circuit and the tuning point for each frequency, a separate trimmer capacitor is used for the capacitor C1 and the capacitor C2. The antennas were adjusted by adjusting the capacitor value of the entire device by installing between them.
이와 같이 안테나를 통해 수신 데이타가 입력되면, 이 신호는 저잡음 증폭기(1)를 거쳐 증폭된 후, 필터(SAW)(2)를 통해 원하는 대역만 통과되어 제1믹서단(3)에 입력된다.When the received data is input through the antenna as described above, the signal is amplified through the low noise amplifier 1, and then passed through a desired band through the filter SAW 2 to be input to the first mixer stage 3.
상기 신호를 입력받은 제1믹서단(3)에서는 이 신호와, 전압제어발진기(4)로부터 입력되는 신호를 믹싱하여 중간 주파 필터단(5)으로 출력하며, 다시 필터링 된 신호는 제2믹서단(6)에 입력되어 전압제어발진기(7)로부터 출력되는 신호와 재 믹싱된 후, 검파기(8)와, 복호기(9)를 통해 중앙처리장치(CPU)로 입력된다.The first mixer stage (3) receiving the signal is mixed with the signal input from the voltage controlled oscillator (4) and output to the intermediate frequency filter stage (5), and the filtered signal is again mixed with the second mixer stage. After remixing with the signal inputted to (6) and output from the voltage controlled oscillator 7, it is input to the central processing unit (CPU) through the detector 8 and the decoder 9.
그러나 상기와 같은 과정으로 데이타 를수신하게 되면, 주파수 별로 일일이 사람이 수동으로 트리머 캐패시터(TC)를 조정하여 안테나의 최적 수신상태를 만들어야 하는 불편함이 있다.However, when receiving data through the above process, there is an inconvenience in that an individual manually adjusts the trimmer capacitor TC for each frequency to make an optimal reception state of the antenna.
따라서 수동으로 안테나를 조정해야 하는 번거로움이 발생하게 되었는바, 본 고안은 상기에 기술한 종래 문제점을 해결하기 위해 안테나 수신단에 PLL 합성장치를 설치하고, 여기서 출력되는 주파수와, 전압제어발진기에서 출력되는 주파수를 비교하여, 상호 두 주파수가 동일할 때 바렉터 다이오드에 전압을 인가하므로써, 자동으로 안테나를 조정할 수 있도록 하는 안테나 조정회로를 제공하는데 그 목적이 있다.Therefore, the need to manually adjust the antenna has been generated, the present invention is to solve the conventional problems described above, the PLL synthesizer is installed in the antenna receiving end, and the frequency and the output from the voltage controlled oscillator It is an object of the present invention to provide an antenna adjustment circuit that automatically adjusts an antenna by applying a voltage to the varistor diode when two frequencies are equal to each other.
즉, 트리머 캐패시터와, 캐패시터로 이루어진 동조회로를 사용하여 안테나를 조정하는 안테나 조정회로에 있어서, 안테나에 연결된 캐패시터와, 트리머 캐패시터 사이에 바렉터 다이오드를 연결하고;That is, an antenna adjustment circuit for adjusting an antenna using a trimmer capacitor and a tuning circuit comprising a capacitor, the antenna adjusting circuit comprising: connecting a varistor diode between a capacitor connected to the antenna and a trimmer capacitor;
상기 캐패시터와 바렉터 다이오드 사이에, 저항을 통해 전압제어발진기와; 상기 전압제어발진기에서 발생하는 전압을 저장하는 버퍼와; 저주파 부분만을 저감쇠로 통과시키는 저역필터와; 크리스탈을 사용한 PLL 합성장치를 연결하여 구성한 조정회로이다.A voltage controlled oscillator through a resistor between the capacitor and the varactor diode; A buffer for storing a voltage generated by the voltage controlled oscillator; A low pass filter allowing only the low frequency portion to pass through the damper; This is a control circuit composed of PLL synthesizer using crystal.
이하 본 고안의 일실시예를 첨부된 도면을 참조하여 상세히 설명하며, 종래와 같은 구성은 동일 부호를 부여하여 설명한다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings, and the same configuration as in the related art will be described with the same reference numerals.
PLL 합성장치를 사용하여 동조회로를 구현한 본 고안의 회로도는 제2도에 도시된 바와 같이, 안테나(ANT)에 연결된 캐패시터(C1)와, 트리머 캐패시터(TC) 사이에 바렉터 다이오드(VD)를 연결하고;The circuit diagram of the present invention, which implements a tuning circuit using a PLL synthesizing apparatus, shows a varistor diode VD between a capacitor C1 connected to an antenna ANT and a trimmer capacitor TC, as shown in FIG. Connect it;
상기 캐패시터(C1)와 바렉터 다이오드(VD) 사이에, 저항(R1)을 통해 전압제어발진기(11)와; 상기 전압제어발진기(11)에서 발생하는 전압을 저장하는 버퍼(12)와; 저주파 부분만을 저감쇠로 통과시키는 저역필터(13)와; 크리스탈(X-tal)을 사용한 PLL 합성장치(10)를 연결한다.A voltage controlled oscillator (11) between the capacitor (C1) and the varactor diode (VD) via a resistor (R1); A buffer 12 for storing a voltage generated by the voltage controlled oscillator 11; A low pass filter 13 for passing only the low frequency portion through the damping element; The PLL synthesizer 10 using crystal (X-tal) is connected.
이때 상기 PLL 합성장치(10)는 크리스탈 수정진동자로부터 발진된 주파수를 N 분주하는 N-분주기(10-1)와; 상기 전압제어발진기(11)에서 발진된 주파수를 R 분주하는 R-분주기(10-2 및; 상기 각 분주기(10-1, 10-2)를 통해 분주된 두 신호의 위상을 비교하는 위상 비교기(10-3)(Phase Comparator)로 구성된다.In this case, the PLL synthesizing apparatus 10 includes an N-divider 10-1 for dividing N oscillated frequency from a crystal crystal oscillator; R-dividers 10-2 for dividing the frequency oscillated in the voltage controlled oscillator 11 and phases for comparing the phases of two signals divided through the respective dividers 10-1 and 10-2. Comparator 10-3 (Phase Comparator).
상기와 같이 구성된 본 고안의 동조회로 동작은 다음과 같이 이루어진다.The tuning circuit operation of the present invention configured as described above is performed as follows.
안테나(ANT)를 통해 데이타가 입력되면 크리스탈 수정진동자로부터 주파수가 발진되고, 이 주파수는 N-분주기(10 -1)에 입력되어 분주된 후, 기준 주파수(fr)를 발진시킨다.When data is input through the antenna ANT, a frequency is oscillated from the crystal crystal oscillator. The frequency is input to the N-divider 10-1 and divided, and then oscillates the reference frequency f r .
한편, 상기 전압제어발진기(11)에서 발진된 주파수는 PLL 합성장치(10)내의 R-분주기(10-2)로 입력되어 분주된 후, 발진 주파수(fosc)를 출력한다.On the other hand, the frequency oscillated by the voltage controlled oscillator 11 is input to the R-divider 10-2 in the PLL synthesizing apparatus 10 and divided , and then outputs an oscillation frequency f osc .
이처럼 두 주파수(fr, fosc)가 출력되면, 이 주파수(fr, fosc)들은 위사 비교기(10-3)로 입력되어 위상 비교된 후, 비교 결과 상기 기준 주파수(fr)와 발진 주파수(fosc)가 동일하지 않으면, 두 주파수(fr, fosc)가 동일한 값이 될 때까지 상기 저역필터(13)를 통해 위상 비교된 값을 직류전압으로 변환시켜 전압제어발진기(11)로 입력시키고, 이 값으로 인해 전압제어발진기(11)의 발진 주파수(fosc)를 제어토록 한다.When two frequencies f r and f osc are output as described above, these frequencies f r and f osc are inputted to the weft comparator 10-3 and compared with each other, and the comparison result is oscillated with the reference frequency f r . If the frequency f osc is not the same, the voltage-controlled oscillator 11 converts the phase-compared value into a DC voltage through the low pass filter 13 until the two frequencies f r and f osc have the same value. The oscillation frequency f osc of the voltage controlled oscillator 11 is controlled due to this value.
이와 같은 과정을 모두 거쳐 위상 비교기(10-3)에서 출력된 값이 두 주파수가 동일한 값으로 출력되면, 이때의 값을 역시 저역필터(12)를 통해 직류전압으로 변화시키고서, 상기 변환된 값을 이용하여 바렉터 다이오드(VD)를 튜닝시켜 안테나(ANT) 자체의 인덕턴스 성분과, 직류전압에 의해 제어된 바렉터 다이오드의 캐패시턴스 성분으로 동조회로를 구성하여 페이저가 항상 최적의 수신 상태를 유지토록 하며, 이러한 상태에서 안테나(ANT)를 통해 데이타가 입력되면, 상기 종래와 동일한 단계 즉, 저잡음 증폭기(1)를 거쳐 복호기(9)에서 복호된 후, 중앙처리장치(CPU)로 입력된다.When the values output from the phase comparator 10-3 through the above processes are output at the same frequency as the two frequencies, the value at this time is also changed to the DC voltage through the low pass filter 12, and the converted value Tunes the selector diode (VD) by using a tuner to form a tuning circuit with the inductance component of the antenna ANT itself and the capacitance component of the selector diode controlled by DC voltage so that the pager always maintains an optimal reception state. In this state, when data is input through the antenna ANT, the data is decoded by the decoder 9 through the same step as the conventional method, that is, the low noise amplifier 1, and then input to the CPU.
이상에서 상세히 설명한 바와 같이 본 고안은 종래 트리머 캐패시터를 사용하여 수동으로 조정하던 안테나를, PLL 합성장치와 바렉터 다이오드를 사용하여 안테나로부터 입력되는 전압과 크리스탈로부터 발진되는 전압을 비교한 후, 동일한 위상이 되었을 때 이때의 전압을 바렉터 다이오드에 인가하여 데이타를 수신하도록 하므로써, 자동으로 항상 최적의 수신상태를 유지토록 한다.As described in detail above, the present invention compares the voltage inputted from the antenna with the voltage oscillated from the crystal using a PLL synthesizer and a varistor diode, and the antenna which has been manually adjusted using a conventional trimmer capacitor. In this case, the voltage is applied to the varistor diode to receive data, thereby automatically maintaining the optimal reception state at all times.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019950015429U KR0132903Y1 (en) | 1995-06-29 | 1995-06-29 | Automatic adjustment circuit of antenna |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019950015429U KR0132903Y1 (en) | 1995-06-29 | 1995-06-29 | Automatic adjustment circuit of antenna |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970003322U KR970003322U (en) | 1997-01-24 |
| KR0132903Y1 true KR0132903Y1 (en) | 1998-12-01 |
Family
ID=19416904
Family Applications (1)
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|---|---|---|---|
| KR2019950015429U KR0132903Y1 (en) | 1995-06-29 | 1995-06-29 | Automatic adjustment circuit of antenna |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0132903Y1 (en) |
-
1995
- 1995-06-29 KR KR2019950015429U patent/KR0132903Y1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970003322U (en) | 1997-01-24 |
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