KR0131189B1 - Semiconductor device manufacturing method - Google Patents
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Abstract
고집적화가 가능하고, 또한 저비용, 고수율로 제조가 가능한 반도체 장치 및 그 제조방법을 제공하는 것을 목적으로 한다.An object of the present invention is to provide a semiconductor device capable of high integration and manufacturing at low cost and high yield, and a method of manufacturing the same.
절연막(24)과, 이 절연막(24)위에 형성한 게이트 전극(25)과, 이 게이트(25)상에 형성된 절연막(26)과, 상기 절연막(24), 게이트 전극(25) 및 절연막(26)을 관통해서 형성된 개구부(27)와, 이 개구부(27)의 내주면상을 피복하도록 형성된 게이트 절연막(29)과, 개구부(27)내에 있어서 상기 게이트 전극(25)과 대향하도록 상기 게이트 절연막(29)상에 형성된 단결정 Si(30a)와 개구부(27)내에 있어서 절연막(34)과 대향하고 단결정 Si 막(30a)과 접촉하도록 형성된 단결정 Si 막(30b)과, 개구부(27)내에 있어서 절연막(26)과 대향하고 단결정 Si 막(30a)과 접촉하도록 형성된 단결정 Si 막(30c)을 구비한 반도체 장치.The insulating film 24, the gate electrode 25 formed on the insulating film 24, the insulating film 26 formed on the gate 25, the insulating film 24, the gate electrode 25, and the insulating film 26. ), The gate insulating film 29 formed so as to cover the inner circumferential surface of the opening 27, and the gate insulating film 29 facing the gate electrode 25 in the opening 27. The single crystal Si film 30b formed in the single crystal Si 30a and the opening 27 opposite to the insulating film 34 and in contact with the single crystal Si film 30a and the insulating film 26 in the opening 27. ) And a single crystal Si film 30c formed so as to be in contact with the single crystal Si film 30a.
Description
제1도는 본 발명의 제1실시예에 관한 메모리 셀의 단면도.1 is a cross-sectional view of a memory cell according to the first embodiment of the present invention.
제2도는 제1도의 메모리 셀을 복수개 집적화한 경우의 평면도.FIG. 2 is a plan view of the case where a plurality of memory cells of FIG. 1 are integrated. FIG.
제3도는 제1도의 메모리 셀의 제조 공정을 도시하는 단면도.3 is a cross-sectional view illustrating a process of manufacturing the memory cell of FIG. 1.
제4도는 제1도의 메모리 셀의 제조 공정을 도시하는 단면도.4 is a cross-sectional view illustrating a process of manufacturing the memory cell of FIG. 1.
제5도는 제1도의 메모리 셀의 제조 공정을 도시하는 단면도.FIG. 5 is a sectional view showing a process of manufacturing the memory cell of FIG.
제6도는 제1도의 메모리 셀의 제조 공정을 도시하는 단면도.6 is a cross-sectional view illustrating a process of manufacturing the memory cell of FIG. 1.
제7도는 제1도의 메모리 셀의 제조 공정을 도시하는 단면도.FIG. 7 is a sectional view showing a process of manufacturing the memory cell of FIG.
제8도는 제1도의 메모리 셀의 제조 공정을 도시하는 단면도.8 is a cross-sectional view illustrating a process of manufacturing the memory cell of FIG. 1.
제9도는 본 발명의 제2 실시예에 관한 메모리 셀을 복수개 집적화한 경우의 평면도.9 is a plan view when a plurality of memory cells according to the second embodiment of the present invention are integrated.
제10도는 제9도의 메모리 셀의 제조 공정을 도시하는 단면도.FIG. 10 is a sectional view showing a manufacturing process of the memory cell shown in FIG.
제11도는 제9도의 메모리 셀의 제조 공정을 도시하는 단면도.FIG. 11 is a sectional view showing a process of manufacturing the memory cell of FIG.
제12도는 제9도의 메모리 셀의 제조 공정을 도시하는 단면도.FIG. 12 is a sectional view showing a process of manufacturing the memory cell of FIG.
제13도는 제9도의 메모리 셀의 제조 공정을 도시하는 단면도.FIG. 13 is a sectional view showing a process of manufacturing the memory cell of FIG.
제14도는 제9도의 메모리 셀의 제조 공정을 도시하는 단면도.FIG. 14 is a sectional view showing a process of manufacturing the memory cell of FIG.
제15도는 본 발명의 제3실시예에 관한 MOS 트랜지스터의 단면도.15 is a sectional view of a MOS transistor according to a third embodiment of the present invention.
제16도는 제15도의 MOS 트랜지스터의 제조 공정을 도시하는 단면도.FIG. 16 is a sectional view of a process of manufacturing the MOS transistor of FIG.
제17도는 제15도의 MOS 트랜지스터의 제조 공정을 도시하는 단면도.FIG. 17 is a cross-sectional view showing a process for manufacturing the MOS transistor shown in FIG.
제18도는 제15도의 MOS 트랜지스터의 제조 공정을 도시하는 단면도.18 is a cross-sectional view illustrating a process of manufacturing the MOS transistor of FIG. 15.
제19도는 제15도의 MOS 트랜지스터의 제조 공정을 도시하는 단면도.FIG. 19 is a sectional view of a process of manufacturing the MOS transistor of FIG. 15. FIG.
제20도는 제15도의 MOS 트랜지스터의 제조 공정을 도시하는 단면도.20 is a cross-sectional view illustrating a process of manufacturing the MOS transistor of FIG. 15.
제21도는 본 발명의 제4실시예에 관한 MOS 트랜지스터의 단면도.21 is a sectional view of a MOS transistor according to a fourth embodiment of the present invention.
제22도는 본 발명의 제5실시예에 관한 MOS 트랜지스터의 단면도.22 is a sectional view of a MOS transistor according to a fifth embodiment of the present invention.
제23도는 본 발명의 제6실시예에 관한 메모리 셀의 단면도.23 is a sectional view of a memory cell according to the sixth embodiment of the present invention.
제24도는 제23도의 메모리 셀을 복수개 집적화한 경우의 평면도.24 is a plan view of the case where a plurality of memory cells shown in FIG. 23 are integrated.
제25도는 제23도의 메모리 셀의 제조 공정을 도시하는 단면도.FIG. 25 is a cross-sectional view illustrating a process of manufacturing the memory cell of FIG. 23. FIG.
제26도는 제23도의 메모리 셀의 제조 공정을 도시하는 단면도.FIG. 26 is a cross-sectional view illustrating a process of manufacturing the memory cell of FIG. 23. FIG.
제27도는 제23도의 메모리 셀의 제조 공정을 도시하는 단면도.FIG. 27 is a sectional view showing a process of manufacturing the memory cell in FIG.
제28도는 제23도의 메모리 셀의 제조 공정을 도시하는 단면도.FIG. 28 is a sectional view showing a process of manufacturing the memory cell of FIG.
제29도는 제23도의 메모리 셀의 제조 공정을 도시하는 단면도.FIG. 29 is a sectional view showing a process of manufacturing the memory cell of FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
11 : 비트선 12 : 워드선11: bit line 12: word line
13,106 : 개구부 14 : 메모리 셀13,106: opening 14: memory cell
15 : 트렌치 21,51,71,101 : P형 Si 반도체 기판15 trench 21, 51, 71, 101 P-type Si semiconductor substrate
22, 24, 26, 31, 61,63,68,73,75,102,104,105 : 절연막22, 24, 26, 31, 61, 63, 68, 73, 75, 102, 104, 105
23,69,103 : 비트선 25,62,74,111 : 게이트 전극23,69,103: bit lines 25,62,74,111: gate electrodes
27,64,76a, 76b : 개구부 18 : N형 확산영역27,64,76a, 76b: opening 18: N-type diffusion region
29,65,77,107 : 게이트 절연막 30,67 : 단결정 Si 막29,65,77,107 gate insulating film 30,67 single crystal Si film
32,112 : 커패시터용 절연막 33,113 : 커패시터용 플레이트 전극32,112: insulating film for capacitor 33,113: plate electrode for capacitor
52,55,60 : SiO2막 53 : Si3N4막52,55,60: SiO 2 film 53: Si 3 N 4 film
54 : 트렌치 56,59 : 다결정 Si 막54 trench 56,59 polycrystalline Si film
57,66 : N형 확산 영역 58 : 커패시터 절연막57, 66: N-type diffusion region 58: capacitor insulating film
72 : WSi2막 78a,78b,78c : 반도체층72: WSi 2 Film 78a, 78b, 78c: Semiconductor Layer
108,110 : 소스/드레인 영역 109 : 채널 영역108,110 source / drain area 109 channel area
본 발명은 박막 트랜지스터 및 박막 트랜지스터를 사용한 다이나믹형 메모리 셀을 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor device having a thin film transistor and a dynamic memory cell using the thin film transistor and a method of manufacturing the same.
다이나믹·랜덤 액세스·메모리(DRAM)에 있어서의 메모리 셀의 집적도는 3년에 4배의 페이스로 증가하고 있고, 오늘날에는 256M 나 1G비트 클래스의 메모리 셀 구조가 제안되고 있다. 예컨대, 그 일예로서「International Electron Devices Meeting(IEDM) 1989 Technical Digest」의 제23페이지 내지 제26페이지에 기재되어 있는 「A Surrounding Gate Transistor(SGT) CELL for 64/256 Mbit DRAM」이 공지되어 있다. 이 메모리 셀은 소위 말하는 크로스포인트형 셀이고, Si기둥의 하부에 커패시터를 설치하고 상부에 있어서 워드선을 Si기둥에 휘감도록 설치함으로써 종형 전송 게이트를 형성하고 최상부에 워드선과 직교하도록 비트선을 형성하고 있다.The density of memory cells in dynamic random access memory (DRAM) is increasing at four times the pace in three years. Today, memory cell structures of 256M or 1Gbit class have been proposed. For example, "A Surrounding Gate Transistor (SGT) CELL for 64/256 Mbit DRAM" described on pages 23 to 26 of the "International Electron Devices Meeting (IEDM) 1989 Technical Digest" is known. This memory cell is a so-called crosspoint type cell, and a capacitor is provided at the bottom of the Si pillar and a word line is wrapped around the Si pillar at the top to form a vertical transfer gate and a bit line is formed at right angles to the word line. Doing.
그런데 상기 구조로 이루어지는 메모리 셀은 Si 기판을 에칭하여 Si 기둥을 형성할 필요가 있기 때문에 제조 공정이 복잡하고, 또한 공정수가 많아 제조 비용이 고가로 될 뿐만 아니라 제조 수율이 낮다는 문제가 있다.However, the memory cell having the above structure has a problem that the manufacturing process is complicated because the Si substrate needs to be etched to form the Si pillar, and the manufacturing cost is high due to the large number of processes, and the manufacturing yield is low.
본 발명은 상기와 같은 사정을 고려하여 이루어진 것으로서 그 목적은 고집적화가 가능하고, 또한 저비용, 고수율로 제조가 가능한 반도체 장치와 그 제조 방법을 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and an object thereof is to provide a semiconductor device capable of high integration and manufacturing at low cost and high yield, and a method of manufacturing the same.
제1발명의 반도체 장치는 제1절연층과, 상기 제1절연층 상에 형성된 게이트 전극층과, 상기 게이트 전극층 상에 형성된 제2절연층과, 상기 제1절연층, 게이트 전극층 및 제2절연층을 관통하도록 형성된 개구부와, 상기 개구부의 내주면의 적어도 상기 게이트 전극층 상을 피복하도록 형성된 게이트 절연층과, 상기 개구부내에서 상기 게이트 전극층과 대향하도록 상기 게이트 절연층 상에 형성된 제1반도체층과 상기 개구부내에서 상기 제1절연층과 대향하고 상기 제1반도체층과 접촉하도록 형성된 제2반도체층과, 상기 개구부내에서 상기 제2절연층과 대향하고 상기 제1반도체층과 접촉하도록 형성된 제3반도체층을 구비한 것을 특징으로 하고 하나의 개구부내에 트랜지스터가 형성되어 구조를 간단화할 수 있다.A semiconductor device of the first invention includes a first insulating layer, a gate electrode layer formed on the first insulating layer, a second insulating layer formed on the gate electrode layer, the first insulating layer, a gate electrode layer, and a second insulating layer. An opening formed so as to penetrate the gate, a gate insulating layer formed to cover at least the gate electrode layer on the inner circumferential surface of the opening, and a first semiconductor layer and the opening formed on the gate insulating layer to face the gate electrode layer in the opening. A second semiconductor layer formed to face the first insulating layer and to contact the first semiconductor layer therein, and a third semiconductor layer formed to face the second insulating layer and to contact the first semiconductor layer in the opening It characterized in that the transistor is formed in one opening can simplify the structure.
제2발명의 반도체 장치의 제조 방법은 반도체 기판 상에 제1 절연층을 형성하는 공정과, 상기 제1절연층 상에 도전체층을 형성하는 공정과, 상기 도전체층을 원하는 형상으로 패터닝하는 공정과, 상기 제1절연층 및 상기 도전체층 상에 제2절연층을 형성하는 공정과, 상기 제1절연층과 도전체층 및 제2절연층을 관통하는 개구부를 형성하는 공정과, 상기 개구부의 내주면의 적어도 상기 도전체층 상에 제3절연층을 형성하는 공정과 적어도 상기 개구부의 내주면의 상기 제3절연층 상에 반도체막을 형성하는 공정을 구비한 것을 특징으로 하고, 종래와 같이 반도체 기판을 에칭하여 기둥을 형성할 필요가 없고 제조 공정수를 종래에 비하여 삭감할 수 있고, 또 공정의 복잡화를 없앨 수 있다.A method of manufacturing a semiconductor device of the second invention comprises the steps of forming a first insulating layer on a semiconductor substrate, forming a conductor layer on the first insulating layer, and patterning the conductor layer into a desired shape; Forming a second insulating layer on the first insulating layer and the conductor layer, forming an opening penetrating the first insulating layer, the conductor layer, and the second insulating layer; Forming a third insulating layer on at least the conductor layer and forming a semiconductor film on the third insulating layer on at least an inner circumferential surface of the opening; and etching the semiconductor substrate as in the prior art. It is not necessary to form the structure, and the number of manufacturing steps can be reduced as compared with the conventional one, and the complexity of the steps can be eliminated.
이하 도면을 참조하여 본 발명을 실시예에 따라서 설명한다.Hereinafter, the present invention will be described with reference to the accompanying drawings.
제1도 및 제도는 본 발명의 반도체 장치를 DRAM으로 실시한 제1실시예를 나타낸다. 제1도는 데이터 기억용 커패시터와 전송 게이트(MOS 트랜지스터)로 구성된 1비트분의 메모리 셀의 단면도이고, 제2도는 복수개의 메모리셀을 집적화한 경우의 평면도이며, 제1도는 제2도중의 A-A'선에 따라 단면한 것이다.1 and 3 show a first embodiment in which the semiconductor device of the present invention is implemented with DRAM. FIG. 1 is a cross-sectional view of a 1-bit memory cell composed of a data storage capacitor and a transfer gate (MOS transistor), FIG. 2 is a plan view when a plurality of memory cells are integrated, and FIG. It is a cross section along the A 'line.
제2도에 있어서, 11은 각각 비트선(BL), 12는 각각 워드선(WL), 13은 각각 전송 게이트가 장치되는 개구부이고, 파선으로 둘러싸인 영역에 1 비트분의 메모리 셀(14)이 형성되어 있다. 즉, 이 DRAM에서는 각 메모리 셀(14)이 비트선(11)과 워드선(12)과의 교점에 배치되어 있고, 복수개의 메모리 셀이 매트릭스 모양으로 배열되어 있다.In FIG. 2, 11 denotes a bit line BL, 12 denotes a word line WL, 13 denotes an opening in which a transfer gate is provided, and one bit of memory cell 14 is located in an area surrounded by a broken line. Formed. That is, in this DRAM, each memory cell 14 is arranged at the intersection of the bit line 11 and the word line 12, and a plurality of memory cells are arranged in a matrix.
상기 각 메모리(14)는 각각 제1도에 도시하는 바와 같은 단면 구조를 이루고 있다.Each of the memories 14 has a cross-sectional structure as shown in FIG.
제1도에 있어서, 21은 P형 Si 반도체 기판이다. 이 기판(21) 상에는 SiO2등으로 이루어지는 절연막(22)이 형성되어 있다. 또 상기 절연막(22) 상의 일부에는 WSi2으로 이루어지는 비트선(23)이 형성되어 있다. 상기 비트선(23)을 포함하는 절연막(22) 상에는 BPSG 막(보론·인·실리게이트 유리), PSG 막(인·실리게이트 유리), 또는 AsSG 막(비소·실리게이트 유리) 등으로 이루어지고, N형 불순물을 포함하는 절연막(24)이 형성되어 있다. 상기 절연막(24)상에는 N형 불순물을 포함하는 다결정 Si로 이루어지고 워드선을 겸한 게이트 전극(25)이 형성되고 이 게이트 전극(25) 상에는 N형 불순물을 포함하는 절연막(26)이 형성되어 있다. 또, 상기 절연막(26), 게이트 전극(25) 및 절연막(24)을 관통하도록 개구부(27)가 형성되어 있다. 이 개구부(27)의 일부는 상기 비트선(23)의 위치에서 정지되어 있으나, 나머지 부분은 기판(21)에까지 도달하고 있다. 그리고, 개구부(27)가 접하고 있는 기판(21)의 표면 영역에는 N형의 확산 영역(28)이 형성되어 있다.In FIG. 1, 21 is a P-type Si semiconductor substrate. On this substrate 21, an insulating film 22 made of SiO 2 or the like is formed. A bit line 23 made of WSi 2 is formed on a part of the insulating film 22. On the insulating film 22 including the bit line 23, a BPSG film (boron phosphorus silicon glass), a PSG film (phosphorous silicon glass), an AsSG film (arsenic silicon glass), or the like is used. And an insulating film 24 containing an N-type impurity are formed. A gate electrode 25 made of polycrystalline Si containing N-type impurities and serving as a word line is formed on the insulating film 24, and an insulating film 26 containing N-type impurities is formed on the gate electrode 25. . An opening 27 is formed to penetrate the insulating film 26, the gate electrode 25, and the insulating film 24. A part of the opening 27 is stopped at the position of the bit line 23, but the other part reaches the substrate 21. An N-type diffusion region 28 is formed in the surface region of the substrate 21 in which the opening 27 is in contact.
상기 개구부(27)의 저부(底部)를 제외한 내주면에는 게이트 절연막(29)이 형성되어 있고, 또한 이 게이트 절연막(29)의 표면상에는 개구부(27)를 메우지 않을 정도로 충분히 얇은 막두께의 단결정 Si 막(30)이 형성되어 있다. 이 단결정 Si 막(30)은 일부가 상기 절연막(26)에서 돌출하고 개구부(27)의 외부까지 연장하여 형성되어 있다. 또 이 단결정 Si 막(30)은 30a, 30b 및 30c로 이루어지는 3개의 영역으로 분할되어 있고, 상기 게이트 절연막(29)을 통하여 상기 게이트 전극(25)과 대향하는 위치에 존재하는 단결정 Si 막(30a)은 P형 불순물을 포함하고 있고 이 단결정 단결정 Si 막(30a)은 전송 게이트의 채널 영역으로 이루어져 있다. 또, 상기 단결정 Si 막(30a)과 접촉하고, 상기 게이트 절연막(29)을 통하여 상기 절연막(24)과 대향하는 위치에 존재하는단결정 Si 막(30b)은 N형 불순물을 포함하고 있고, 이 단결정 Si 막(30b)은 전송 게이트의 드레인 또는 소스 영역으로 이루어져 있다. 또한 상기 단결정 Si 막(30a)과 접촉하고 상기 게이트 절연막(29)을 통하여 상기 절연막(26)과 대향하는 위치에 존재하는 단결정 Si 막(30c)은 N형 불순물을 함유하고 있으며, 이 단결정 Si 막(30c)은 전송 게이트의 소스 또는 드레인 영역으로 이루어져 있다. 또, 상기 개구부(27)내에 있어서, 상기 단결정 Si 막(30)상에는 SiO2또는 BSG 막 등 P형 불순물을 포함하는 절연막(31)에 형성되고 이 절연막(31)에 의하여 개구부(27)가 완전히 메워져 있다.A gate insulating film 29 is formed on the inner circumferential surface of the opening 27 except for the bottom portion, and single crystal Si having a film thickness sufficiently thin so as not to fill the opening 27 on the surface of the gate insulating film 29. The film 30 is formed. A portion of the single crystal Si film 30 protrudes from the insulating film 26 and extends to the outside of the opening 27. The single crystal Si film 30 is divided into three regions composed of 30a, 30b, and 30c, and exists in a position opposite to the gate electrode 25 via the gate insulating film 29. ) Contains a P-type impurity, and this single crystal single crystal Si film 30a is composed of a channel region of a transfer gate. The single crystal Si film 30b, which is in contact with the single crystal Si film 30a and faces the insulating film 24 via the gate insulating film 29, contains an N-type impurity. The Si film 30b is composed of a drain or source region of the transfer gate. The single crystal Si film 30c, which is in contact with the single crystal Si film 30a and faces the insulating film 26 via the gate insulating film 29, contains an N-type impurity. 30c consists of a source or drain region of a transfer gate. In the opening 27, the single crystal Si film 30 is formed on an insulating film 31 containing P-type impurities such as SiO 2 or BSG film, and the opening 27 is completely formed by the insulating film 31. It is filled.
또, 일부가 돌출한 상기 단결정 Si 막(30c)의 표면을 포함하여 상기 절연막(26) 상에는 Ta2O5등으로 이루어지는 커패시터용 절연막(32)이 형성되고, 또한 그 위에는 W 등으로 이루어지는 커패시터용 플레이트 전극(33)이 형성되어 있다.In addition, a capacitor insulating film 32 made of Ta 2 O 5 or the like is formed on the insulating film 26 including the surface of the single crystal Si film 30c having a portion protruding therefrom, and a capacitor made of W or the like formed thereon. The plate electrode 33 is formed.
즉, 상기 구성으로 이루어지는 메모리 셀은 중공부를 갖는 기둥 형상을 하고 채널영역으로서 작용하는 단결정 Si 막(30a)과 상기 채널 영역의 기둥의 양단면을 제외한 외주면을 둘러싸도록 게이트 절연막(29)을 통하여 설치된 게이트 전극(25)과 상기 채널 영역의 기둥의 양단면과 각각 접촉하도록 설치되고, 소스 및 드레인 영역으로서 작용하는 단결정 Si 막(30b, 30c)을 구비하고 있다. 즉, 이와 같은 구조를 갖는 메모리 셀에서는 전송 게이트의 소스 드레인 영역 및 채널 영역이 하나의 개구부내에 형성되어 있다. 또, 상기 단결정 Si 막(30a)은 P형 불순물을 함유하는 경우를 설명하였으나, 반드시 불순물을 함유하고 있을 필요는 없고 인트린식의 것을 사용하여도 된다.That is, the memory cell having the above configuration is provided through the gate insulating film 29 so as to surround the outer circumferential surface except for both end surfaces of the single crystal Si film 30a having a columnar shape having a hollow portion and serving as a channel region, and a channel region. Single-crystal Si films 30b and 30c are provided so as to be in contact with the gate electrode 25 and both end surfaces of the pillar of the channel region, respectively, and serve as source and drain regions. That is, in the memory cell having such a structure, the source drain region and the channel region of the transfer gate are formed in one opening. In addition, although the case where the said single crystal Si film 30a contains P type impurity was demonstrated, it does not necessarily need to contain an impurity, You may use an intrinsic type.
또, 이와 같은 구조의 메모리 셀에서는 전송 게이트의 채널 영역의 주위가 게이트 전극으로 둘러싸여 있으므로, 게이트 전극이 채널 영역의 내측에 존재하는 경우에 비하여 채널 영역의 전계를 제어하기 쉽고 고성능인 전송 게이트를 형성할 수 있다.In the memory cell having such a structure, the periphery of the channel region of the transfer gate is surrounded by the gate electrode, thereby forming a high-performance transfer gate that is easier to control the electric field of the channel region than when the gate electrode exists inside the channel region. can do.
다음에 상기 제1도에 도시한 메모리 셀의 제조 방법에 대하여 설명한다.Next, a method of manufacturing the memory cell shown in FIG. 1 will be described.
먼저 제3도에 도시하는 바와 같이, P형 Si 반도체 기판(21) 상에 SiO2등으로 이루어지는 절연막(22)을 퇴적시킨다. 이어서, 전체면에 WSi2를 CVD(화학적 기상 성장법)에 의하여 퇴적시키고, 제2도에 도시하는 비트선의 마스크를 사용하여 패터닝하여 비트선(23)을 형성한다.First, as shown in FIG. 3, an insulating film 22 made of SiO 2 or the like is deposited on the P-type Si semiconductor substrate 21. Subsequently, WSi 2 is deposited on the entire surface by CVD (chemical vapor deposition method), and patterned using a mask of the bit lines shown in FIG. 2 to form bit lines 23.
다음에 제4도에 도시하는 바와 같이, BPSG 막, PSG 막 또는 AsSG 막 등으로 이루어지고, N형 불순물을 포함하는 절연막(24)을 상기 비트선(23)을 포함하는 절연막(22) 상에 퇴적시키고, 폴리싱법 등을 사용하여 표면을 평탄화한다. 다음에 예컨대, N형으로 도핑된 다결정 Si를 퇴적하고, 제2도에 도시하는 워드선의 마스크를 사용하여 패터닝하며, 게이트 전극(25)을 형성한다. 이어서, N형 불순물을 포함하는 절연막(26)을 전체면에 퇴적하고 상기와 같은 방법으로 표면을 평탄화한다.Next, as shown in FIG. 4, an insulating film 24 made of a BPSG film, a PSG film, an AsSG film, or the like and containing N-type impurities is formed on the insulating film 22 including the bit line 23. FIG. It deposits, and a surface is planarized using a polishing method or the like. Next, for example, polycrystalline Si doped with N-type is deposited, patterned using a mask of a word line shown in FIG. 2, and the gate electrode 25 is formed. Subsequently, an insulating film 26 containing N-type impurities is deposited on the entire surface and the surface is planarized in the same manner as described above.
다음에 제5도에 보이는 바와 같이, 상기 절연막(22), 절연막(24), 게이트 전극(25) 및 절연막(26)을 관통하고 비트선(23)의 일부가 노출하도록 반도체 기판(21)에 도달하는 개구부(27)를 형성한다. 계속해서 예컨대, SiO2등으로 이루어지는 게이트 절연막(29)을 전체면에 퇴적시키고 RIE(리액티브·이온·에칭)법에 의하여 에치백함으로써 이 게이트 절연막(29)을 상기 개구부(27)의 측벽상에 남긴다. 또 이때, 상기 개구부(27)내에 존재하는 비트선(23) 상의 게이트 절연막(29)도 제거된다.Next, as shown in FIG. 5, the semiconductor substrate 21 passes through the insulating film 22, the insulating film 24, the gate electrode 25, and the insulating film 26 and exposes a part of the bit line 23. The opening 27 which reaches is formed. Subsequently, for example, a gate insulating film 29 made of SiO 2 or the like is deposited on the entire surface and etched back by RIE (reactive ion etching) to form the gate insulating film 29 on the sidewall of the opening 27. Leaves on. At this time, the gate insulating film 29 on the bit line 23 existing in the opening 27 is also removed.
다음에 제6도에 도시하는 바와 같이, 비정질 Si 막을 전체면에 퇴적하고 이 비정질 Si 막에 대하여 As 등의 N형 불순물을 수직으로 이온 주입함으로써 Si 기판(21)의 표면 영역에 N 형 확산 영역(28)을 형성한다. 계속하여 열처리를 실시하고, Si 반도체 기판(21)을 핵으로하여 상기 비정질 Si막을 단결정 Si 막(30)으로 변환한다. 이어서, 상기 개구부(27)내를 포함하는 전체면에 SiO2막 또는 BSG 막 등으로 이루어지는 절연막(31)을 퇴적하고 에치백하여 상기 개구부(27)내에만 절연막(31)을 남기도록 형성한다. 이때, 단결정 Si로 변환된 비정질 Si를 에치백시의 스토퍼로서 사용한다.Next, as shown in FIG. 6, an N-type diffused region is deposited in the surface region of the Si substrate 21 by depositing an amorphous Si film on the entire surface and ion-implanting N-type impurities such as As perpendicularly to the amorphous Si film. Form 28. Subsequently, heat treatment is performed to convert the amorphous Si film into a single crystal Si film 30 using the Si semiconductor substrate 21 as a nucleus. Subsequently, an insulating film 31 made of a SiO 2 film, a BSG film, or the like is deposited and etched back on the entire surface including the opening 27 so as to leave the insulating film 31 only in the opening 27. At this time, amorphous Si converted to single crystal Si is used as a stopper at the time of etch back.
다음에 제7도에 도시하는 바와 같이 절연막(26) 상에 남은 단결정 Si 막(30)을 에칭 제거한다. 이어서, 열처리를 실시함으로써 상기 절연막(24, 26)에 포함되는 N 형 불순물, 즉 인이나 비소를 단결정 Si 막(30)의 절연막(24, 26) 각각에 대향하는 부분에 확산시키고, N 형 불순물을 포함하는 단결정 Si 막(30b 및 30c)을 형성한다. 이들 N 형 불순물을 포함하는 단결정 Si 막(30b 및 30c)은 메모리 셀의 전송 게이트의 소스·드레인 영역으로 되고, 양단결정 Si 막(30b 및 30c)으로 끼워진 단결정 Si 막(30a)은 채널 영역으로 된다. 상기 절연막(31)에 BSG 막을 사용한 경우, 이 BSG 막에 포함되는 B(붕소)가 동시에 채널 영역으로 확산된다. 또, 이 채널 영역으로의 도핑에 의하여 전송 게이트의 임계치 전압(Vth)을 제어할 수 있기 때문에, 미리 원하는 임계치 전압(Vth)이 얻어질 수 있도록 BSG 막에 있어서는 붕소의 함유량을 설정해 두거나, 또는 절연막(31)에 불순물을 포함하지 않는 SiO2막을 사용한 경우, 채널 영역을 구성하는 단결정 Si 막(30a)은 고유한 상태로 된다.Next, as shown in FIG. 7, the single crystal Si film 30 remaining on the insulating film 26 is removed by etching. Subsequently, heat treatment is performed to diffuse N-type impurities, that is, phosphorous or arsenic, included in the insulating films 24 and 26 to portions facing the insulating films 24 and 26 of the single crystal Si film 30, and to form N-type impurities. Single crystal Si films 30b and 30c containing the same are formed. The single crystal Si films 30b and 30c containing these N-type impurities become the source and drain regions of the transfer gate of the memory cell, and the single crystal Si film 30a sandwiched between the both single crystal Si films 30b and 30c is a channel region. do. When a BSG film is used for the insulating film 31, B (boron) contained in the BSG film simultaneously diffuses into the channel region. In addition, since the threshold voltage Vth of the transfer gate can be controlled by doping to the channel region, the content of boron is set in the BSG film so as to obtain a desired threshold voltage Vth in advance, or the insulating film When an SiO 2 film containing no impurity is used for (31), the single crystal Si film 30a constituting the channel region is in a unique state.
다음에 제8도에 도시하는 바와 같이, 상기 절연막(26), 게이트 절연막(29) 및 절연막(31)의 일부를 에칭 제거하여 단결정 Si 막(30c)의 일부를 돌출시킨다. 이후에는 전체면에 Ta2O5등으로 이루어지는 커패시터용 절연막(32)을 퇴적하여 단결정 Si 막(30c)을 피복하고, 또한 W 등으로 이루어지는 커패시터용 플레이트 전극(33)을 전체면에 퇴적함으로써 상기 제1도에 도시하는 바와 같은 구조의 메모리 셀이 제조된다.Next, as shown in FIG. 8, a part of the insulating film 26, the gate insulating film 29, and the insulating film 31 are etched away to protrude a part of the single crystal Si film 30c. Subsequently, a capacitor insulating film 32 made of Ta 2 O 5 or the like is deposited on the entire surface to cover the single crystal Si film 30c, and a capacitor plate electrode 33 made of W or the like is deposited on the entire surface. A memory cell having a structure as shown in FIG. 1 is manufactured.
상기한 제조 방법에서는 비트선(23), 워드선(게이트 전극, 25), 개구부(27) 및 상기 설명에서는 기술하지 않았으나 메모리 셀 전체면을 덮는 플레이트 전극(33)각각을 패터닝하기 위한 4장의 마스크가 사용된다. 이와 같이 마스크의 장수가 적어도 되므로 공정수를 대폭적으로 삭감할수 있고 제조 비용의 저감화를 도모할수 있는 동시에 높은 수율로 DRAM을 제조 살수 있다.Four masks for patterning each of the bit line 23, the word line (gate electrode) 25, the opening 27 and the plate electrode 33 covering the entire surface of the memory cell, although not described in the above-described manufacturing method. Is used. In this way, since the number of masks is minimal, the number of processes can be significantly reduced, manufacturing costs can be reduced, and DRAM can be manufactured at high yields.
제9도는 본 발명의 반도체 장치를 DRAM에 실시한 제2실시예의 평면도이다. 또 제9도에 있어서 상기 제2도에 도시한 것과 대응하는 부분에는 동일 부호를 붙여서 설명한다. 11은 각각의 비트선, 12는 각각의 워드선, 13은 각각 전송 게이트가 조립되는 개구부, 14는 1비트분의 메모리 셀이고, 15는 데이터 기억용 커패시터가 조립되는 트렌치이다.9 is a plan view of a second embodiment in which the semiconductor device of the present invention is embodied in a DRAM. In Fig. 9, parts corresponding to those shown in Fig. 2 are denoted by the same reference numerals. 11 is each bit line, 12 is each word line, 13 is an opening for assembling the transfer gate, 14 is a memory cell for 1 bit, and 15 is a trench for assembling a data storage capacitor.
다음에, 상기 제9도에 도시하는 DRAM의 메모리 셀의 제조 방법에 대하여 제10도 내지 제14도를 사용하여 설명한다. 또, 이들 제10도 내지 제14도는 제9도중의 A-A'선에 따라서 단면한 것이다.Next, a method for manufacturing a memory cell of a DRAM shown in FIG. 9 will be described with reference to FIGS. 10 to 14 are cross-sectional views taken along line A-A 'in FIG.
먼저 제10도에 도시하는 바와 같이 P형의 Si 반도체 기판(51) 상에 SiO2막(52) 및 Si3N4막(53)을 적층 형성하고 양막을 패터닝하여 트렌치 형성용의 마스크재를 형성한다. 다음에, 이 마스크재를 사용하여 기판(51)을 에칭 제거하고 트렌치(54)를 형성한다. 이어서, 트렌치(54)의 표면에 SiO2막(55)을 형성하고 트렌치 저부의 SiO2막(55)만을 에칭 제거한다. 다음에, N 형으로 도핑된 다결정 Si 막(56)을 퇴적하고 P(인) 등의 N형 불순물을 이온 주입하여 트렌치 저부에 N형 확산 영역(57)을 형성한다. 이어서, 다결정 Si 막(56)을 패터닝하여 트렌치(54)내에만 남도록 형성한다. 다음에 SiO2막 Si3N4막 등의 적층막으로 이루어지는 커패시터 절연막(58)으로 다결정 Si 막(56)을 피복하고, 이어서 트렌치(54)내를 N형으로 도핑된 다결정 Si 막(59)으로 메워넣어 이 다결정 Si 막(59)으로 커패시터의 스토리지(storage) 전극을형성한다. 이어서, 상기 SiO3N4막(53)을 마스크에 표면을 산화하여 SiO2막(60)을 형성한다.First, as shown in FIG. 10, a SiO 2 film 52 and a Si 3 N 4 film 53 are laminated on the P-type Si semiconductor substrate 51, and the positive film is patterned to form a mask material for trench formation. Form. Next, the substrate 51 is etched away using this mask material to form the trench 54. Subsequently, an SiO 2 film 55 is formed on the surface of the trench 54 and only the SiO 2 film 55 at the bottom of the trench is etched away. Next, an N-type doped polycrystalline Si film 56 is deposited and an N-type impurity such as P (phosphorus) is implanted to form an N-type diffusion region 57 in the bottom of the trench. The polycrystalline Si film 56 is then patterned to form only in the trench 54. Next, the polycrystalline Si film 56 is covered with a capacitor insulating film 58 made of a laminated film such as an SiO 2 film Si 3 N 4 film, and then the trench 54 is doped with an N-type polycrystalline Si film 59. This polycrystalline Si film 59 is used to form a storage electrode of the capacitor. Subsequently, the SiO 3 N 4 film 53 is oxidized to a mask to form a SiO 2 film 60.
이와 같이 P 형 기판(51) 중에 형성된 N형 확산 영역(57)을 플레이트 전극으로하고 트렌치(54)내의 다결정 Si 막(59)을 스토리지 전극으로 하는 커패시터의 형성에 관하여는 예컨대, 「International Electron Devices Meeting(IEDM) 1987 Technical Digest」의 제 332페이지에 기재되어 있다.Thus, for the formation of a capacitor having the N-type diffusion region 57 formed in the P-type substrate 51 as the plate electrode and the polycrystalline Si film 59 in the trench 54 as the storage electrode, for example, "International Electron Devices Meeting (IEDM) 1987 Technical Digest, page 332.
다음에 제11도에 도시하는 바와 같이, BPSG 막, PSG 막 또는 AsSG 막 등 N 형 불순물을 포함하는 절연막(61)을 전체면에 퇴적시키고 폴리싱법 등을 사용하여 표면을 평탄화한다. 이어서 예컨대, N 형으로 도핑된 다결정 Si을 퇴적하고 제9도에 도시하는 워드선의 마스크를 사용하여 패터닝하여 게이트 전극(62)을 형성한다. 이어서, N 형 불순물을 포함하는 절연막(63)을 전체면에 퇴적시키고 상기와 동일한 방법으로 표면을 평탄화한다.Next, as shown in FIG. 11, an insulating film 61 containing N-type impurities such as a BPSG film, a PSG film, or an AsSG film is deposited on the entire surface, and the surface is planarized using a polishing method or the like. Subsequently, for example, N-type doped polycrystalline Si is deposited and patterned using a mask of a word line shown in FIG. 9 to form a gate electrode 62. Subsequently, an insulating film 63 containing N-type impurities is deposited on the entire surface and the surface is planarized in the same manner as described above.
다음에 제12도에 도시하는 바와 같이, 상기 SiO2막(52), Si3N4막(53), 절연막(61), 게이트 전극(62) 및 절연막(63)을 관통하고 상기 트렌치(54)의 일부가 노출하며 또한 반도체 기판(51)에 도달하는 개구부(64)를 형성한다. 이어서 예컨대, SiO2등으로 이루어지는 게이트 절연막(65)을 전체면에 퇴적시키고 RIE 법에 의하여 에치백함으로써 이 게이트 절연막(65)을 상기 개구부(64)의 측벽 상에 남긴다.Next, as shown in FIG. 12, the trench 54 penetrates through the SiO 2 film 52, the Si 3 N 4 film 53, the insulating film 61, the gate electrode 62, and the insulating film 63. A portion of) is exposed and forms an opening 64 reaching the semiconductor substrate 51. Subsequently, for example, a gate insulating film 65 made of SiO 2 or the like is deposited on the entire surface and etched back by the RIE method to leave the gate insulating film 65 on the sidewall of the opening 64.
다음에 제13도에 도시하는 바와 같이, 비정질 Si 막을 전체면에 퇴적하고 이 비정질 Si 막에 대하여 As(비소) 등의 N 형 불순물을 수직으로 이온 주입함으로써 Si 기판(51)의 표면 영역에 N형 확산 영역(66)을 형성한다. 이어서, 열처리를 실시하고 Si 반도체 기판(51)을 핵으로하여 상기 비정질 Si 막을 단결정 Si 막(67)으로 변환한다. 이어서, 상기 개구부(64)내를 포함하는 전체면에 SiO2막 또는 BSG 막 등으로 이루어지는 절연막(68)을 퇴적하고 에치백하여 상기 개구부(67)내에만 절연막(68)을 남기도록 형성한다. 이때, 단결정 Si로 변환된 비정질 Si를 에치백시의 스토퍼로 사용한다.Next, as shown in FIG. 13, an amorphous Si film is deposited on the entire surface and N-type impurities such as As (arsenic) are vertically ion-implanted with respect to the amorphous Si film to thereby form N in the surface region of the Si substrate 51. FIG. The mold diffusion region 66 is formed. Subsequently, heat treatment is performed to convert the amorphous Si film into a single crystal Si film 67 using the Si semiconductor substrate 51 as a nucleus. Subsequently, an insulating film 68 made of a SiO 2 film, a BSG film, or the like is deposited and etched back on the entire surface including the opening 64 so as to leave the insulating film 68 only in the opening 67. At this time, amorphous Si converted to single crystal Si is used as a stopper at the time of etch back.
다음에 제14도에 도시하는 바와 같이, 열처리를 실시함으로써 상기 절연막(61, 63)에 포함되는 N형 불순물, 즉, P(인)나 As(비소)를 단결정 Si 막(67)의 절연막(61, 63) 각각에 대향하는 부분으로 확산시키고 N 형 불순물을 포함하는 단결정 Si 막(67b 및 67c)을 형성한다. 이들 N 형 불순물을 포함하는 단결정 Si 막(67b 및 67c)은 메모리 셀의 전송 게이트의 소스, 드레인 영역으로 되고, 양 단결정 Si 막(67b 및 67c)에 끼워진 단결정 Si 막(67a)은 채널 영역으로 된다. 상기 절연막(68)으로서 BSG 막을 사용한 경우, 이 BSG 막에 포함되는 B(붕소)가 동시에 채널 영역으로 확산되므로, 이 채널 영역으로의 도핑에 의하여 전송 게이트의 임계치 전압(Vth)을 제어할 수 있다. 또 절연막(68)로서 불순물을 포함하지 않는 SiO2막을 사용한 경우 고유한 단결정 Si 막(67)이 얻어진다. 다음에 예컨대, WSi2막을 퇴적하고 제9도에 도시하는 비트선의 마스크를 사용하여 WSi2및 단결정 Si 막(67c)을 에칭 제거하고 비트선(69)을 형성함으로써 완성한다.Next, as shown in FIG. 14, an N-type impurity contained in the insulating films 61 and 63, that is, P (phosphorus) or As (arsenic), is applied to the insulating film of the single crystal Si film 67 as shown in FIG. 61 and 63, and diffuse into portions facing each other to form single crystal Si films 67b and 67c containing N-type impurities. The single crystal Si films 67b and 67c containing these N-type impurities become the source and drain regions of the transfer gate of the memory cell, and the single crystal Si films 67a sandwiched between the two single crystal Si films 67b and 67c are channel regions. do. When a BSG film is used as the insulating film 68, since B (boron) contained in the BSG film is simultaneously diffused into the channel region, the threshold voltage Vth of the transfer gate can be controlled by doping to the channel region. . In addition, when an SiO 2 film containing no impurities is used as the insulating film 68, a unique single crystal Si film 67 is obtained. Next, for example, the WSi 2 film is deposited, and the WSi 2 and single crystal Si film 67c are etched away using the mask of the bit line shown in FIG. 9, and the bit line 69 is formed.
이와 같은 방법에 의하여 기판(51)에 형성된 트렌치(54)내에 커패시터를 기판 상의 절연막(61), 게이트 전극(62) 및 절연막(63)에 형성된 개구부(64)내에 전송 게이트를 각각 갖는 메모리 셀이 제조된다. 본 실시예의 제조 방법에서는 트렌치(54), 개구부(64), 비트선(69) 및 워드선(게이트 전극, 62)의 각각을 패터닝하기 위한 4장의 마스크가 사용된다. 이와 같이 마스크의 장수가 적어도 되므로 공정수를 대폭적으로 삭감할 수 있고 제조 비용의 저감화를 시도할 수 있는 동시에 고수율로 DRAM을 제조할 수 있다. 그런데, 상기 제1 및 제2실시예에서는 본 발명을 DRAM으로 실시한 경우에 대하여 설명하였으나 커패시터가 설치되어 있지 않은 단순한 MOS 트랜지스터에 이 발명을 실시할 수도 있다. 이하 본발명을 MOS 트랜지스터에 실시하는 경우의 예에 대하여 설명한다.In this manner, a memory cell having a capacitor in a trench 54 formed in the substrate 51 and a transfer gate in each of the insulating film 61, the gate electrode 62, and the opening 64 formed in the insulating film 63 on the substrate is formed. Are manufactured. In the manufacturing method of this embodiment, four masks for patterning each of the trench 54, the opening 64, the bit line 69 and the word line (gate electrode 62) are used. Since the number of masks is minimal, the number of processes can be significantly reduced, manufacturing costs can be reduced, and DRAM can be manufactured with high yield. Incidentally, although the first and second embodiments have been described in which the present invention is implemented with DRAM, the present invention may be implemented in a simple MOS transistor in which no capacitor is provided. An example in the case of carrying out the present invention in a MOS transistor will be described.
제15도는 본 발명의 반도체 장치를 MOS 트랜지스터에 실시한 제3 실시예의 단면도이다.15 is a cross-sectional view of the third embodiment in which the semiconductor device of the present invention is implemented in a MOS transistor.
제15도에 있어서, 71은 Si 반도체 기판이다. 이 기판(71)상에는 WSi2막(72)이 원하는 형상으로 패터닝되어 있다. 상기 WSi2막(72) 상에는 BPSG 막 PSG 막 또는 AsSG 막 등으로 구성되고, N형 불순물을 포함하는 절연막(73)이 형성되어 있다. 상기 절연막(73) 상에는 N형 불순물을 포함하는 다결정 Si 로 이루어지는 게이트 전극(74)이 원하는 형상으로 패터닝되고, 또한 이 게이트 전극(74) 상에는 N형 불순물을 포함하는 절연막(75)이 형성되어 있다.In FIG. 15, 71 is an Si semiconductor substrate. On this substrate 71, a WSi 2 film 72 is patterned into a desired shape. On the WSi 2 film 72, an insulating film 73 composed of a BPSG film PSG film, an AsSG film, or the like and containing N-type impurities is formed. On the insulating film 73, a gate electrode 74 made of polycrystalline Si containing N-type impurities is patterned into a desired shape, and on this gate electrode 74, an insulating film 75 containing N-type impurities is formed. .
또, 상기 절연막(73), 게이트 전극막(74) 및 절연막(75)을 관통하고 상기 WSi2 막(72)에 달하는 개구부(76a)가 형성되어 있다. 이 개구부(76a)의 저부를 제외하는 내주면에는 게이트 절연막(77)이 형성되어 있고, 또한 이 게이트 절연막(77)의 표면 상에는 개구부(76a)를 메우지 않을 정도로 충분히 얇은 막두께를 갖는 반도체층이 형성되어 있다. 이 반도체 층은 79a, 79b 및 79c로 이루어지는 3개의 영역으로 분할되어 있고, 상기 게이트 절연막(77)을 통하여 상기 게이트 전극막(74)과 대향하는 위치에 존재하는 반도체 층(79a)은 P형 불순물을 포함하고 있고, 이 반도체층(79a)은 MOS 트랜지스터의 채널 영역으로 이루어져 있다. 또, 상기 반도체층(79a)과 접촉하고 상기 게이트 절연막(77)을 통하여 상기 절연막(73)과 대향하는 위치에 존재하는 반도체층(79b)은 N 형 불순물을 포함하고 있고, 이 반도체층(79b)은 MOS 트랜지스터의 드레인 또는 소스 영역으로 이루어져 있다. 또, 상기 반도체층(79a)과 접촉하고 상기 게이트 절연막(77)을 통하여 상기 절연막(75)과 대향하는 위치에 존재하는 반도체층(79c)은 N 형 불순물을 포함하고 있고, 이 반도체 층(79C)는 MOS 트랜지스터의 소스 또는 드레인 영역으로 이루어져 있다.In addition, an opening 76a penetrating the insulating film 73, the gate electrode film 74, and the insulating film 75 and reaching the WSi2 film 72 is formed. A gate insulating film 77 is formed on the inner circumferential surface excluding the bottom of the opening 76a, and a semiconductor layer having a film thickness sufficiently thin so as not to fill the opening 76a on the surface of the gate insulating film 77. Formed. The semiconductor layer is divided into three regions consisting of 79a, 79b, and 79c, and the semiconductor layer 79a existing at a position opposite to the gate electrode film 74 through the gate insulating film 77 is a P-type impurity. The semiconductor layer 79a is composed of a channel region of the MOS transistor. The semiconductor layer 79b which is in contact with the semiconductor layer 79a and faces the insulating film 73 via the gate insulating film 77 contains N-type impurities, and the semiconductor layer 79b ) Is the drain or source region of the MOS transistor. In addition, the semiconductor layer 79c in contact with the semiconductor layer 79a and positioned at the position opposite to the insulating film 75 through the gate insulating film 77 contains N-type impurities, and the semiconductor layer 79C ) Is composed of the source or drain region of the MOS transistor.
상기 구성으로 이루어지는 MOS 트랜지스터는 중공부를 갖는 기둥 형상을 하고 채널 영역으로서 작용하는 반도체층(79a)과, 상기 채널 영역의 기둥의 양단면을 제외한 외주면을 둘러싸도록 게이트 절연막(77)을 통하여 설치된 게이트 전극막(74)과, 상기 채널 영역의 기둥의 양단면과 각각 접촉하도록 설치되고, 소스 및 드레인 영역으로서 작용하는 반도체층(79b, 79c)을 구비하고 있다. 즉, 이와 같은 구조를 갖는 MOS 트랜지스터에서는 소스·드레인 영역 및 채널 영역이 하나의 개구부내에 형성되어 있다.The MOS transistor having the above structure has a pillar shape having a hollow portion and serves as a channel region, and a gate electrode provided through the gate insulating film 77 so as to surround an outer circumferential surface except for both ends of the pillar of the channel region. The film 74 and the semiconductor layers 79b and 79c are provided so as to be in contact with both end faces of the pillars of the channel region, respectively, and serve as source and drain regions. That is, in the MOS transistor having such a structure, the source / drain region and the channel region are formed in one opening.
다음에, 상기 제15도에 도시한 구조의 MOS 트랜지스터의 제조 방법에 대하여 금속 배선의 형성 공정을 포함시켜 설명한다.Next, the manufacturing method of the MOS transistor of the structure shown in FIG. 15 is demonstrated including the formation process of a metal wiring.
우선, 제16도의 도시와 같이 절연 기판(71) 상에 예를 들어, WSi2막(72)을 CVD 법에 의하여 전체면에 퇴적하고, 포토 리소그래피법 및 RIE 법을 사용하여 원하는 형상으로 패터닝한다.First, as shown in FIG. 16, the WSi 2 film 72 is deposited on the entire surface by the CVD method, for example, on the insulating substrate 71, and patterned into a desired shape using the photolithography method and the RIE method. .
이어서, BPSG 막, PSG 막 또는 AsSG 막등 N형 불순물을 포함하는 절연막(73)을 전체면에 퇴적시키고, 폴리싱법 등을 사용하여 표면을 평탄화한다. 다음에 예를 들어, N 형으로 도핑된 다결정 Si를 퇴적하여 동일한 방법으로 게이트 전극막(74)을 패터닝한다.Next, an insulating film 73 containing N-type impurities such as a BPSG film, a PSG film, or an AsSG film is deposited on the entire surface, and the surface is planarized using a polishing method or the like. Next, for example, N-type doped polycrystalline Si is deposited to pattern the gate electrode film 74 in the same manner.
다음에 제17도에 도시한 바와 같이, N 형 불순물을 포함하는 절연막(75)을 전체면에 퇴적시키고, 폴리싱법 등을 사용하여 표면을 평탄화시킨 후 상기 절연막(75), 게이트 전극막(74) 및 절연막(73)을 관통하여 상기 WSi2막(72)에 도달하는 개구부(76a)와, 상기 절연막(75)을 관통하여 상기 게이트 전극막(74)에 도달하는 개구부(76b)를 형성한다.Next, as shown in FIG. 17, an insulating film 75 containing N-type impurities is deposited on the entire surface, and the surface is planarized using a polishing method or the like, followed by the insulating film 75 and the gate electrode film 74. ) And an opening 76a penetrating the insulating film 73 to reach the WSi 2 film 72 and an opening 76b penetrating the insulating film 75 to reach the gate electrode film 74. .
다음에 제18도에 도시한 바와 같이, 예를들어, SiO2등으로 구성되는 게이트 절연막(77)을 전체면에 퇴적시키고, RIE 법에 의하여 에치백시킴으로써 이 게이트 절연막(77)을 상기 개구부(76a, 76b)의 각 측벽 상에 남게 한다. 이어서, 비정질 Si 막(79)을 전체면에 퇴적시킨다.Next, as shown in FIG. 18, for example, a gate insulating film 77 made of SiO 2 or the like is deposited on the entire surface and etched back by the RIE method to close the gate insulating film 77 with the opening ( Left on each sidewall of 76a, 76b). Subsequently, an amorphous Si film 79 is deposited on the entire surface.
다음에 제19도에 도시한 바와 같이, 전체면에 SiO2막 또는 BSG 막 등으로 이루어지는 절연막(80)을 퇴적하고, 이것을 에치백하여 상기 각 개구부(76a, 76b)내에만 절연막(80)을 남기도록 형성한다. 이때, 비정질 Si 막(79)을 에치백시의 스토퍼로서 사용한다. 이어서, 상기 비정질 Si 막(79)을 패터닝한 후 열처리를 실시함으로써, 상기 절연막(73, 75)에 포함되는 N형 불순물, 즉 P(인)나 As(비소)를 비정질 Si 막(79)으로 확산시켜서 절연막(73, 75) 각각에 대향하는 비정질 Si 막(79)의 영역에 N 형 불순물을 포함하는 반도체층(79b, 79c)을 형성한다. 이 반도체층(79b, 79c)은 MOS 트랜지터의 소스, 드레인 영역으로 되고 이들의 반도체층에 끼워지는 반도체층(79a)은 채널 영역으로 된다. 그리고, 상기 절연막(80)으로서 BSG 막을 사용했을 경우, 이 BSG 막에 포함되는 붕소가 동시에 채널 영역으로 확산된다. 또 이 채널 영역에 대한 도핑에 의하여 MOS 트랜지스터의 임계치 전압(Vth)을 제어할 수 있으므로 미리 원하는 임계치 전압(Vth)를 얻을 수 있도록 BSG 막에 있어서의 붕소의 함유량을 설정해 두거나, 또는, 절연막(8)으로서 불순물을 포함하지 않는 SiO2막을 사용했을 경우에는 고유한 반도체층(79a)을 얻을 수 있다.Next, as shown in FIG. 19, an insulating film 80 made of a SiO 2 film, a BSG film, or the like is deposited on the entire surface, and then etched back so that the insulating film 80 is formed only in the openings 76a and 76b. Form to leave. At this time, the amorphous Si film 79 is used as a stopper at the time of etch back. Subsequently, the amorphous Si film 79 is patterned and then subjected to heat treatment, whereby N-type impurities contained in the insulating films 73 and 75, that is, P (phosphorus) or As (arsenic), are converted into the amorphous Si film 79. By diffusing, semiconductor layers 79b and 79c containing N-type impurities are formed in regions of the amorphous Si film 79 facing each of the insulating films 73 and 75. The semiconductor layers 79b and 79c serve as source and drain regions of the MOS transistor, and the semiconductor layer 79a sandwiched between these semiconductor layers becomes a channel region. When a BSG film is used as the insulating film 80, boron contained in the BSG film simultaneously diffuses into the channel region. In addition, since the threshold voltage Vth of the MOS transistor can be controlled by doping the channel region, the boron content in the BSG film is set in advance so as to obtain a desired threshold voltage Vth, or the insulating film 8 In the case where a SiO 2 film containing no impurities is used as), a unique semiconductor layer 79a can be obtained.
다음에 제20도에 도시한 바와 같이, 예를 들어, SiO2막 등의 절연막(81)을 퇴적하여 콘택트홀(82, 83, 84)을 개공한 후, A1 등으로 이루어지는 금속 배선(85, 86, 87)을 형성함으로써 완성된다.Next, as shown in FIG. 20, for example, an insulating film 81 such as a SiO 2 film is deposited to open the contact holes 82, 83, 84, and the metal wiring 85 made of A1 or the like. 86, 87).
상기와 같은 구조와 제조 공정을 갖는 MOS 트랜지스터는 1개의 개구부내에 소스, 드레인 영역 및 채널 영역이 형성되기 때문에, 1개의 트랜지스터의 점유면적 축소가 가능해진다. 또, 소스, 드레인 영역 및 채널 영역이 자기 정합적으로 형성되기 때문에, 소자간 분리를 위한 거리를 크게 취할 필요가 없고 고집적화가 가능하다.In the MOS transistor having the above structure and manufacturing process, the source, drain region, and channel region are formed in one opening, so that the occupied area of one transistor can be reduced. In addition, since the source, drain region, and channel region are formed to be self-aligning, it is not necessary to take a large distance for separation between elements, and high integration is possible.
제21도는 본 발명의 반도체 장치를 MOS 트랜지스터에 실시한 제4실시예의 단면도이다. 이 실시예의 MOS 트랜지스터가 상기 제20도에 도시한 바와 같은 구조의 것과 다른 점은 기판(71)의 표면에 미리 필드 산화막(91)과 N형 확산 영역(92)이 형성된다는 점과, Si 반도체 기판(71) 상의 WSi2막(72)이 이 예에서는 형성되고 있지 않다는 점이다. 즉, P형 Si 반도체 기판(71)에 선택적으로 필드 산화막(91)을 형성하여 As(비소) 등의 N형 불순물을 이온 주입하여 N 형의 확산 영역(92)을 형성한다. 그후의 제조 공정은 상기 제3실시예의 방법의 경우와 동일하다. 이때, 상기 비정질 Si 막(79)의 형성 후 열처리를 실시함으로써, 반도체 기판(71)을 핵으로하여 비정질 Si 막이 재결정화된다. 이와 같이 하면, 결정성이 우수한 고성능의 MOS 트랜지스터를 얻을 수 있다.21 is a cross-sectional view of the fourth embodiment in which the semiconductor device of the present invention is implemented in a MOS transistor. The difference between the MOS transistor of this embodiment and that of the structure shown in FIG. 20 is that the field oxide film 91 and the N-type diffusion region 92 are formed in advance on the surface of the substrate 71, and the Si semiconductor. The WSi 2 film 72 on the substrate 71 is not formed in this example. That is, the field oxide film 91 is selectively formed on the P-type Si semiconductor substrate 71 to ion-implant N-type impurities such as As (arsenic) to form the N-type diffusion region 92. Subsequent manufacturing processes are the same as in the case of the method of the third embodiment. At this time, by forming the amorphous Si film 79 and performing heat treatment, the amorphous Si film is recrystallized using the semiconductor substrate 71 as a nucleus. In this way, a high performance MOS transistor having excellent crystallinity can be obtained.
제22도는 본 발명의 반도체 장치를 MOS 트랜지스터에 실시한 제5실시예의 단면도이다. 이 실시예의 MOS 트랜지스터가 상기 제20도에 도시하는 구조의 것과 다른 점은 Si 반도체 기판(71) 상에 절연막(93)을 통하여 WSi2막(72)이 형성된다는 점과, 기판(71)의 표면 영역에 N 형의 확산 영역(94)을 형성한다는 점과, WSi2막(72)을 통하여 상기 금속 배선(85)을 형성한다는 점이다. 즉, Si 반도체 기판(71) 상에 절연막(93)을 형성한 후에 그 위에 WSi2막(72)을 선택적으로 형성한 후의 공정은 상기 제3실시예의 방법의 경우와 거의 동일하고 개구부를 형성할 때에 개구부(76a)를 WSi2막(72)에서 약간 이동시켜 놓고 기판(71)에 도달되도록 형성한다. 이렇게 함으로써 제21도에 도시하는 제4실시예에서 설명한 바와 같이 반도체 기판(71)을 재결정화의 핵으로 사용함으로써 상기 반도체 층(79a, 79b, 79c) 각각을 단결정화 할 수 있고, 또 WSi2막(72)은 금속 배선(85)의 인출을 위하여 사용할 수 있다.22 is a cross-sectional view of the fifth embodiment in which the semiconductor device of the present invention is implemented in a MOS transistor. The difference between the MOS transistor of this embodiment and that of the structure shown in FIG. 20 is that the WSi 2 film 72 is formed on the Si semiconductor substrate 71 through the insulating film 93. An N-type diffusion region 94 is formed in the surface region, and the metal wiring 85 is formed through the WSi 2 film 72. That is, the process after forming the insulating film 93 on the Si semiconductor substrate 71 and selectively forming the WSi 2 film 72 thereon is almost the same as in the method of the third embodiment and forms openings. At this time, the opening portion 76a is slightly moved in the WSi 2 film 72 and formed to reach the substrate 71. In this way, by using the semiconductor substrate 71 as the nucleus for recrystallization, as described in the fourth embodiment shown in FIG. 21, each of the semiconductor layers 79a, 79b, and 79c can be single-crystallized, and WSi 2 The film 72 can be used for drawing out the metal wiring 85.
제23도 및 제24도는 본 발명의 반도체 장치를 DRAM에 실시한 제6실시예를 도시한다. 제23도는 데이터 기억용 커패시터와 전송 게이트(MOS 트랜지스터)로 구성된 1비트분의 메모리 셀의 단면도이고, 제24도는 복수개의 메모리 셀을 집적화 했을 경우의 평면도이다. 제23도는 제24도 중의 A-A'선에 따르는 단면도이다.23 and 24 show a sixth embodiment in which the semiconductor device of the present invention is implemented in a DRAM. FIG. 23 is a sectional view of a 1-bit memory cell composed of a data storage capacitor and a transfer gate (MOS transistor), and FIG. 24 is a plan view when a plurality of memory cells are integrated. FIG. 23 is a cross-sectional view taken along the line AA ′ of FIG. 24.
제24도에 있어서, 상기 제2도의 경우와 같이 11은 각각 비트선(BL), 12는 각각 워드선(WL), 13은 각각 전송 게이트가 조립되는 개구부이고, 파선으로 에워싸인 영역에 1비트분의 메모리 셀(14)이 형성되어 있다. 즉, 이 DRAM의 경우에도 각 메모리 셀(14)이 비트선(11)과 워드선(14)과의 교점에 배치되어 있고, 복수개의 메모리 셀이 매트릭스 형상으로 배열되어 있다. 다음에 제23도에 도시하는 메모리 셀의 구성을 설명한다.In FIG. 24, as in the case of FIG. 2, 11 denotes a bit line BL, 12 denotes a word line WL, 13 denotes an opening to which a transfer gate is assembled, respectively, and one bit in an area surrounded by a broken line. The minute memory cell 14 is formed. That is, even in this DRAM, each memory cell 14 is arranged at the intersection of the bit line 11 and the word line 14, and a plurality of memory cells are arranged in a matrix. Next, the configuration of the memory cell shown in FIG. 23 will be described.
101은 P 형 Si 반도체 기판이다. 이 기판(101) 상에는 SiO2등으로 이루어지는 절연막(102)이 형성되어 있다. 또 상기 절연막(102) 상의 일부에는 WSi2로 이루어지고 이 WSi2을 패터닝함으로써 비트선(103)이 형성되어 있다. 또, 상기 비트선(103)을 포함하는 절연막(102) 상에는 SiO2등으로 이루어지는 절연막(104) 및 절연막(105)이 형성되어 있다. 또한 상기 절연막(104) 및 절연막(105)에 대하여 개구부(106)가 형성되어 있다. 그리고, 제23도에는 도시되어 있지 않으나 이 개구부(106)의 일부는 상기 비트선(103)의 위치에서 정지되어 있으나, 나머지 부분은 기판(101)까지 도달하고 있다.101 is a P-type Si semiconductor substrate. An insulating film 102 made of SiO 2 or the like is formed on the substrate 101. In some cases, there is a bit line 103 is formed by patterning this is made of a WSi 2 WSi 2 on the insulating film 102. The insulating film 104 and the insulating film 105 made of SiO 2 or the like are formed on the insulating film 102 including the bit line 103. In addition, openings 106 are formed in the insulating film 104 and the insulating film 105. Although not shown in FIG. 23, a part of the opening 106 is stopped at the position of the bit line 103, but the remaining part reaches the substrate 101. As shown in FIG.
상기 개구부(106)의 저부를 제외하는 내주면에는 ONO (산화막-질화막-산화막으로 이루어진 3층 구조의 절연막) 등으로 이루어지는 게이트 절연막(107)이 형성되어 있다. 또, 상기 개구부(106)의 내부에는 N 형 불순물을 포함하는 단결정 Si 영역으로 이루어지는 전송 게이트의 한쪽의 소스/드레인 영역(108)이 형성되어 있다. 상기 소스/드레인 영역(108)상에는 P 형 불순물을 포함하는 단결정 Si 영역으로 이루어지는 전송 게이트의 채널 영역(109)이 또한 이 채널 영역(109) 상에는 N 형 불순물을 포함하는 단결정 Si 영역으로 구성되는 전송 게이트의 다른 쪽의 소스/드레인 영역(110)이 각각 형성되어 있다. 또, 상기 채널 영역(109)에 대하여 상기 절연막(107)을 통하여 인접되도록 예를 들면, N 형 불순물을 포함하는 다결정 Si 로 구성되는 전송 게이트의 게이트 전극(111)이 형성되어 있다. 상기 소스/드레인 영역(110)은 도시한 바와 같이 그 상부가 상기 절연막(105)의 표면으로부터 돌출하도록 형성되어 있고, 이 소스/드레인 영역(110)의 노출면 및 절연막(105)의 노출면 상에는 연속하여 커패시터용 절연막(112)이 퇴적되어 있다. 그리고, 이 절연막(112) 상에는 상기 데이터 기억용 커패시터의 플레이트 전극(113)이 형성되어 있다. 또, 상기 소스/드레인 영역(110)이 되는 N 형 단결정 Si 영역은 커패시터의 스토리지 전극으로도 사용된다.On the inner circumferential surface excluding the bottom of the opening 106, a gate insulating film 107 made of ONO (an insulating film having a three-layer structure consisting of an oxide film-nitride film-oxide film) and the like is formed. Further, inside the opening 106, one source / drain region 108 of a transfer gate made of a single crystal Si region containing N-type impurities is formed. The channel region 109 of the transfer gate, which consists of a single crystal Si region containing P-type impurities on the source / drain region 108, is also composed of the single crystal Si region, which includes N-type impurities on the channel region 109. Source / drain regions 110 on the other side of the gate are formed, respectively. Further, the gate electrode 111 of the transfer gate made of, for example, polycrystalline Si containing N-type impurities is formed so as to be adjacent to the channel region 109 via the insulating film 107. The source / drain region 110 is formed so that its upper portion protrudes from the surface of the insulating film 105 as shown, and is disposed on the exposed surface of the source / drain region 110 and the exposed surface of the insulating film 105. In succession, an insulating film for capacitor 112 is deposited. The plate electrode 113 of the data storage capacitor is formed on the insulating film 112. The N type single crystal Si region serving as the source / drain region 110 is also used as a storage electrode of a capacitor.
상기 구성으로 이루어진 메모리 셀은 기판(101) 상의 절연막에 형성된 개구부(106)내에 전송 게이트의 소스/드레인 및 채널 영역이 형성되어 있고, 이 전송 게이트의 상부에 데이터 기억용 커패시터가 형성되어 있다.In the memory cell having the above configuration, the source / drain and channel regions of the transfer gate are formed in the opening 106 formed in the insulating film on the substrate 101, and a data storage capacitor is formed on the transfer gate.
다음에 상기 제23도에 도시하는 메모리 셀의 제조 방법을 제25(a)도, 제25(b)도 내지 제29(a)도, 제29(b)도의 단면도를 사용하여 설명한다. 제25(a)도 내지 제29(a)도는 각각 제24도 중의 B-B' 선에 따라서 단면한 단면도이고, 제25(b)도 내지 제29(b)도는 각각 제24도 중의 C-C' 선에 따라서 단면한 단면도이다.Next, the manufacturing method of the memory cell shown in FIG. 23 will be described using the cross-sectional views of FIGS. 25 (a), 25 (b) to 29 (a) and 29 (b). FIGS. 25 (a) to 29 (a) are cross-sectional views taken along the line BB 'in FIG. 24, respectively. FIGS. 25 (b) to 29 (b) are taken on the CC' line in FIG. 24, respectively. Therefore, it is sectional drawing.
우선, 제25(a), 제25(b)도에 도시한 바와 같이, P 형 Si 반도체 기판(101)의 표면을 예를들어 산화하는 등의 방법으로 100nm 정도의 SiO2로 이루어진 절연막(102)을 전체면에 형성한다. 이어서 예를 들면 100nm정도의 WSi2막을 CVD 법에 의하여 전체면에 형성하고, 제24도에 도시한 바와 같은 형상으로 패터닝하여 비트선(103)을 형성한다. 이어서, 전체면에 SiO2등으로 이루어진 절연막(104)을 전체면에 퇴적하고, 그 후 표면을 평탄화 한다.First, as shown in FIGS. 25 (a) and 25 (b), the insulating film 102 made of SiO 2 of about 100 nm by, for example, oxidizing the surface of the P-type Si semiconductor substrate 101, for example. ) Is formed on the entire surface. Subsequently, a WSi 2 film having a thickness of about 100 nm, for example, is formed on the entire surface by a CVD method, and patterned into a shape as shown in FIG. 24 to form a bit line 103. Subsequently, an insulating film 104 made of SiO 2 or the like is deposited on the entire surface, and then the surface is planarized.
다음에 제26(a)도, 제26(b)도에 도시한 바와 같이, 우선 예를 들어, N 형으로 도핑된 다결정 Si를 300~500nm정도 퇴적하고 제24도에 도시한 바와 같은 형상으로 패터닝하여 워드선을 겸한 게이트 전극(111)을 형성한다. 이어서, 전체면에 SiO2 막을 1㎛ 정도 전체면에 퇴적하여 절연막(105)을 형성한 후 표면을 평탄화한다.Next, as shown in Fig. 26 (a) and Fig. 26 (b), first, for example, polycrystalline Si doped with N-type is deposited in the shape as shown in Fig. 24 by depositing about 300 to 500 nm. Patterning is performed to form a gate electrode 111 which also serves as a word line. Subsequently, an SiO 2 film is deposited on the entire surface on the entire surface to form the insulating film 105, and then the surface is planarized.
다음에 제27(a)도, 제27(b)도를 참조하여 소정의 에칭용 마스크를 사용하여 예를 들어, RIE(Reactive Ion Etching)에 의하여 상기 절연막(105, 104, 102)에 대하여 기판(101)에 도달하는 개구부(106)를 형성한다. 이때, 상기 게이트 전극(111)의 일부도 에칭된다. 또, 상기 비트선(103)이 존재하는 부분에서는 이 비트선(103)이 에칭에 대한 블록으로 되어 비트선(103)은 에칭이 안되고 제 27(a)도에 도시한 바와 같이 그대로 남게 된다. 이어서, 상기 개구부(106)의 저면을 제외한 내주면 상에 ONO 등으로 된 게이트 절연막(107)을 형성한다.Next, referring to FIGS. 27 (a) and 27 (b), a substrate is formed on the insulating films 105, 104, and 102 by, for example, reactive ion etching (RIE) using a predetermined etching mask. An opening 106 that reaches 101 is formed. At this time, a part of the gate electrode 111 is also etched. In the portion where the bit line 103 exists, the bit line 103 becomes a block for etching, and the bit line 103 is not etched and remains as shown in FIG. 27 (a). Subsequently, a gate insulating film 107 made of ONO or the like is formed on the inner circumferential surface except the bottom of the opening 106.
다음에 제28(a) 도, 제28(b) 도에 도시한 바와 같이, 상기 개구부(106)의 저면에 노출하는 P 형 Si 반도체 기판(101)을 핵으로 하여 선택 에피택시 성장(SEG : Selective Epitaxy Growth) 기술을 사용하여 상기 개구부(106)내에 N 형 불순물을 1 x 1020/cm3정도 포함하는 N 형 단결정 Si로 이루어지는 한쪽의 소스/드레인 영역(108)을 형성한다. 이 때, 이 소스/드레인 영역(108)의 상부가 상기 게이트 전극(111)의 저면 근방에 도달할 때까지 성장을 실시한다. 여기에서 형성된 소스/드레인 영역(108)은 상기 비트선(103)과는 전기적으로 도통되고, 한편 P 형 기판(101)과는 PN 접합으로 분리되어 있다. 이어서, SEG 에 있어서의 도핑 가스를 N형의 것에서 P형의 것으로 변경하고, P형 불순물을 1x1016/cm3정도 포함하는 P형 단결정 Si로 구성되는 채널 영역(109)을 그 표면이 게이트 전극(111)의 상면 근방에 도달할 때까지 계속 성장시킨다. 다음에, 재차 도핑 가스를 N형의 것으로 변경하여 N형 불순물을 1x1020/cm3정도 포함하는 N형 단결정 Si 로 구성되는 다른쪽의 소스/드레인 영역(110)을 개구부(106)의 상면까지 성장시킨다.Next, as shown in FIGS. 28 (a) and 28 (b), selective epitaxy growth (SEG) is performed using the P-type Si semiconductor substrate 101 exposed on the bottom surface of the opening 106 as a nucleus. Selective Epitaxy Growth) is used to form one source / drain region 108 made of N-type single crystal Si containing about 1 × 10 20 / cm 3 of N-type impurities in the opening 106. At this time, growth is performed until the upper portion of the source / drain region 108 reaches near the bottom surface of the gate electrode 111. The source / drain regions 108 formed therein are electrically connected to the bit lines 103, and are separated from the P-type substrate 101 by PN junctions. Subsequently, the doping gas in the SEG is changed from the N-type to the P-type, and the channel region 109 made of P-type single crystal Si containing about 1 × 10 16 / cm 3 of P-type impurities is formed on the surface of the gate electrode. It continues to grow until it reaches the vicinity of the upper surface of (111). Next, the doping gas is changed again to an N-type one, and the other source / drain region 110, which is composed of N-type single crystal Si containing N-type impurities of about 1 × 10 20 / cm 3, to the upper surface of the opening 106. To grow.
제29(a)도, 제29(b)도에 도시한 바와 같이, 상기 절연막(105) 및 게이트 절연막(107)을 그 상부로부터 400~600 nm 정도 에칭하여 소스/드레인 영역(110)을 돌출시킨다. 다음에 예를 들어, Ta2O5를 3nm 이하의 막두께로 퇴적하여 커패시터용 절연막(112)을 형성하고, 이어서 그 위에 W 막을 진공 증착법 등에 의해 100nm 정도 퇴적한 후 패터닝을 행하여 데이터 기억용 커패시터의 플레이트 전극(113)을 형성한다.As shown in FIG. 29 (a) and 29 (b), the insulating film 105 and the gate insulating film 107 are etched about 400 to 600 nm from the top to protrude the source / drain region 110. Let's do it. Next, for example, Ta 2 O 5 is deposited to a film thickness of 3 nm or less to form a capacitor insulating film 112, and then a W film is deposited on the substrate by about 100 nm by vacuum deposition or the like, followed by patterning to form a data storage capacitor. Plate electrode 113 is formed.
이상과 같은 제조 공정에 의하여 플레이트 전극(113), 절연막(112) 및 소스/드레인 영역(110)을 겸한 스토리지 전극으로 이루어지는 커패시터와 소스/드레인 영역(110, 108), 채널 영역(109) 및 워드선을 겸한 게이트 전극(111)으로 이루어지는 전송 게이트와 비트선(103)을 갖는 DRAM 셀이 제조된다.Through the above manufacturing process, the capacitor, the source / drain regions 110 and 108, the channel region 109, and the word formed of the storage electrode serving as the plate electrode 113, the insulating layer 112, and the source / drain region 110 are provided. A DRAM cell having a transfer gate and a bit line 103 composed of a gate electrode 111 serving as a line is manufactured.
상기 제25도 내지 제29도에 도시되는 제조 방법에서는 비트선, 워드선(게이트 전극), 개구부 및 메모리 셀 전체면을 피복하는 플레이트 전극 각각을 패터닝하기 위한 4장의 마스크가 사용된다. 이와 같이 마스크의 매수가 적어도 되기 때문에 공정수를 대폭적으로 삭감할 수 있어 제조 비용의 저감화를 도모할 수 있는 동시에 고수율로 DRAM를 제조할 수 있다.In the manufacturing method shown in Figs. 25 to 29, four masks for patterning each of the bit lines, the word lines (gate electrodes), the openings, and the plate electrodes covering the entire surface of the memory cell are used. Since the number of masks is minimal, the number of steps can be greatly reduced, manufacturing cost can be reduced, and DRAM can be manufactured with high yield.
또 전송 게이트의 소스, 드레인 및 채널 영역과 커패시터의 스토리지 전극이 한 번의 SEG로 가스 전환만으로 실현이 가능하고 대폭적인 공정수의 삭감이 가능하여 저비용, 고수율로 DRAM의 제조가 가능하다.In addition, the source, drain, and channel regions of the transfer gate and the storage electrodes of the capacitor can be realized by only one gas conversion with a single SEG, and a significant reduction in the number of processes is possible, which enables DRAM to be manufactured at low cost and high yield.
또, 본원 청구 범위의 각 구성 요건에 병기한 도면의 참조 부호는 본원 발명의 이해를 용이하게 하기 위한 것으로 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정하는 의도로 병기한 것이 아니다.In addition, the reference numerals in the drawings together with the respective constituent requirements of the claims are for the purpose of facilitating the understanding of the present invention and are not intended to limit the technical scope of the present invention to the embodiments shown in the drawings.
이상 설명한 바와 같이 본 발명에 의하면, 고집적화가 가능하고, 또한 저비용, 고수율로 제조 가능한 반도체 장치 및 그 제조 방법을 제공할 수 있다.As described above, according to the present invention, it is possible to provide a semiconductor device capable of high integration and manufacturing at low cost and high yield, and a method of manufacturing the same.
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1993
- 1993-06-25 KR KR1019930011661A patent/KR0131189B1/en not_active IP Right Cessation
Cited By (2)
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|---|---|---|---|---|
| US9812458B2 (en) | 2011-03-10 | 2017-11-07 | Semiconductor Energy Laboratory Co., Ltd. | Memory device and method for manufacturing the same |
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