KR0129175Y1 - Limit circuit of horizontal deflection pulse - Google Patents
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Abstract
이 고안은 수평편향회로에서 발생되는 비정상적인 수평펄스신호를 리미트(limit)하여 반도체소자 및 그 외 부품을 보호할 수 있도록 한 수평편향펄스의 리미트회로에 관한 것이다.The present invention relates to a limit circuit of a horizontal deflection pulse which can limit an abnormal horizontal pulse signal generated in the horizontal deflection circuit to protect semiconductor devices and other components.
이 고안은 바이어스 전압(B+)의 인가에 의해 소정의 구형파를 발생하고, 이 발생된 구형파를 증폭하여 반전출력하는 수평구동부(10)와, 상기 수평구동부(10)의 출력에 의해 스위칭소자를 스위칭시켜 고압을 출력하는 수평출력부(20)와, 상기 수평출력부(20)의 출력단에 연결되어 음극선관에 인가되는 고압을 출력하는 고압발생부(30)로 구성되는 통상의 수평편향회로에 있어서, 상기 고압발생부(30)에서 발생되는 수평편향펄스의 피크치를 감지하여 비정상적인 펄스신호인 경우 상기 수평구동부(10)의 출력이 차단되도록 한 펄스리미트부(40)를 더 포함하여 된 것이다.This invention generates a predetermined square wave by applying a bias voltage B +, and switches the switching element by the horizontal driver 10 for amplifying and inverting the generated square wave and the output of the horizontal driver 10. In the conventional horizontal deflection circuit comprising a horizontal output unit 20 for outputting a high pressure, and a high pressure generating unit 30 is connected to the output terminal of the horizontal output unit 20 to output a high pressure applied to the cathode ray tube The pulse limit unit 40 may further include a pulse limit unit 40 that detects a peak value of the horizontal deflection pulse generated by the high pressure generator 30 to block the output of the horizontal driver 10 in case of an abnormal pulse signal.
따라서, 이 고안은 종래의 수평편향회로에서 발생되는 비정상적인 수평펄스신호를 리미트하게 되어, 결국 상기 회로의 주요구성부품인 반도체소자 및 트랜지스터 등의 파괴를 방지하게 되어 회로의 신뢰도를 가일층 향상시킨 효과가 있다.Therefore, this design limits the abnormal horizontal pulse signal generated in the conventional horizontal deflection circuit, thereby preventing the destruction of semiconductor elements and transistors, which are the main components of the circuit, and further improving the reliability of the circuit. have.
Description
제1도는 종래의 수평편향회로의 일실시예.1 is an embodiment of a conventional horizontal deflection circuit.
제2도는 본 발명에 의한 수평편향펄스의 리미트 검출회로의 블럭도.2 is a block diagram of a horizontal deflection pulse limit detection circuit according to the present invention.
제3도는 제2도의 상세회로도의 일실시예.3 is one embodiment of a detailed circuit diagram of FIG.
제4도는 제3도의 각부 파형도이다.4 is a waveform diagram of each part of FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 : 수평구동부 20 : 수평출력부10: horizontal drive unit 20: horizontal output unit
30 : 고압발생부 40 : 펄스리미트부30: high pressure generating unit 40: pulse limit unit
D2∼D3 : 다이오드 41 : 비교기D2 to D3: Diode 41: Comparator
Q2, Q3 :트랜지스터 R3∼R10 : 저항Q2, Q3: Transistors R3 to R10: Resistance
본 고안은 수평편향회로에 관한 것으로, 특히 수평편향회로에서 발생되는 비 정상적인 수평펄스신호를 리미트(limit)하여 반도체소자 및 그 외 부품을 보호할 수 있도록 한 수평편향펄스의 리미트회로에 관한 것이다.The present invention relates to a horizontal deflection circuit, and more particularly, to a limit circuit of a horizontal deflection pulse to limit an abnormal horizontal pulse signal generated in the horizontal deflection circuit to protect semiconductor devices and other components.
종래, 모니터나 TV에 적용되는 수평편향 출력회로는 일반적으로 제1도에서와 같이 수평편향용 집적회로(이하 IC라함)를 이용하여 구형파를 출력하고, 이 구형파를 증폭하는 수평구동부(10)와, 상기 수평구동부(10)를 통하여 입력되는 증폭신호로 스위칭소자를 스위칭시키는 수평출력부(20)와, 상기 수평출력부(20)의 출력에 의해 플라이백트랜스에 고압이 유기되도록 하는 고압발생부(30)로 구성된다.Conventionally, a horizontal deflection output circuit applied to a monitor or a TV generally outputs a square wave using a horizontal deflection integrated circuit (hereinafter referred to as an IC), as shown in FIG. 1, and a horizontal driver 10 for amplifying the square wave. A horizontal output unit 20 for switching a switching element with an amplified signal input through the horizontal driver 10, and a high pressure generator for induced high pressure in the flyback transformer by the output of the horizontal output unit 20; It consists of 30.
이를 보다 상세히 설명하면, 일정 바이어스 전압(B+)이 수평구동부(10)의 수평편향용IC(11)에 인가되면, 수평편향IC(11)는 구형파를 출력한다. 상기 구형파는 캐패시터(C1)를 거쳐 트랜지스터(Q1)의 베이스에 인가되어 트랜지스터(Q1)는 스위칭 동작하고 그 컬렉터에는 반전된 파형이 출력된다.In more detail, when the constant bias voltage B + is applied to the horizontal deflection IC 11 of the horizontal driver 10, the horizontal deflection IC 11 outputs a square wave. The square wave is applied to the base of the transistor Q1 via the capacitor C1 so that the transistor Q1 switches and the inverted waveform is output to the collector.
또한, 수평구동부(10)의 트랜스(T1)는 항상 온(ON)상태이므로, 상기 트랜지스터(Q1)의 컬렉터에 걸리는 반전된 구형파는 상기 트랜스(T1)에 의해 증폭된 펄스의 형태로 수평출력부(20)의 저항(R2)를 통해 스위칭소자인 트랜지스터(Q2)의 베이스에 인가한다.In addition, since the transformer T1 of the horizontal driver 10 is always ON, the inverted square wave applied to the collector of the transistor Q1 is a horizontal output unit in the form of a pulse amplified by the transformer T1. It is applied to the base of the transistor Q2 which is a switching element through the resistor R2 of (20).
이때 상기 트랜지스터(Q2)는 온·오프(OFF)를 반복하여 이에 상응하는 컬렉터출력을 행한다. 따라서 캐패시터(C2)의 양단에는 충·방전에 의한 톱니파 전류가 발생한다.At this time, the transistor Q2 repeatedly turns on and off to perform a corresponding collector output. Accordingly, sawtooth currents are generated at both ends of the capacitor C2 due to charging and discharging.
한편, 상기 트랜지스터(Q2)가 온·오프할때에 편향요크(DY)에 흐르는 전류는 진동을 동반한 파형이 되는데, 이 진동을 감쇄하기 위하여 상기 편향요크(DY)에 병렬로 설치된 다이오드(D1)가 댐퍼(Damper)로 동작하며, 상기 편향요크(DY)에는 부유용량이 존재하고, 이것이 등가적으로 고압발생부(30)의 플라이백트랜스(FBT)의 코일권선에 병렬로 연결되어 플라이백트랜스(FBT)의 2차측에는 고압이 출력된다.On the other hand, the current flowing through the deflection yoke DY when the transistor Q2 is turned on and off becomes a waveform accompanied by vibration. In order to attenuate the vibration, a diode D1 installed in parallel to the deflection yoke DY. ) Acts as a damper, and the deflection yoke (DY) has a floating capacity, which is equivalently connected in parallel to the coil winding of the flyback transformer (FBT) of the high-pressure generating unit 30 and flyback The high pressure is output to the secondary side of the transformer FBT.
이와 같이 구성된 종래의 수평편향회로는 이 수평편향회로에 흐르는 수평펄스에 의해 회로가 민감하게 동작하는 관계로 만약, 비정상적인 수평 펄스신호가 발생되면 상기 회로의 주요구성부품인 반도체소자(수평편향용IC) 및 트랜지스터(Q1)(Q2)가 파괴되는 문제점이 있었다.In the conventional horizontal deflection circuit configured as described above, the circuit operates sensitively by the horizontal pulse flowing through the horizontal deflection circuit. If an abnormal horizontal pulse signal is generated, a semiconductor element (a horizontal deflection IC) is a major component of the circuit. ) And transistors Q1 and Q2 are destroyed.
본 고안은 상기한 문제점을 감안하여 안출된 것으로, 본 고안의 목적은 수평편향회로에서 발생되는 수평펄스를 검출하여 비정상적인 수평펄스를 리미트함으로서 반도체소자 및 트랜지스터를 보호하도록 한 수평편향펄스의 리미트회로를 제공하는 것에 있다.The present invention has been made in view of the above problems, and an object of the present invention is to detect a horizontal pulse generated in a horizontal deflection circuit and limit an abnormal horizontal pulse to protect a semiconductor device and a transistor. It is to offer.
이와 같은 목적을 달성하기 위한 본 고안은 바이어스 전압의 인가에 의해 소정의 구형파를 발생하고, 이 발생된 구형파를 증폭하여 반전출력하는 수평구동부와, 상기 수평구동부의 출력에 의해 스위칭소자를 스위칭시켜 톱니파를 출력하는 수평출력부와, 상기 수평출력부의 출력단에 연결되어 음극선관에 인가되는 고압을 출력하는 고압발생부로 구성되는 통상의 수평편향회로에 있어서, 상기 고압발생부에서 발생되는 수평편향펄스의 피크치를 감지하여 비정상적인 펄스신호인 경우 상기 수평구동부의 출력이 차단되도록 한 펄스리미트부를 더 포함하여 된 특징이 있다.The present invention for achieving the above object generates a predetermined square wave by the application of a bias voltage, a horizontal drive unit for amplifying and inverting the generated square wave and the sawtooth wave by switching the switching element by the output of the horizontal drive unit In a horizontal deflection circuit comprising a horizontal output unit for outputting a high pressure generating unit for outputting a high pressure applied to the cathode ray tube connected to the output terminal of the horizontal output unit, the peak value of the horizontal deflection pulse generated in the high pressure generating unit In the case of detecting the abnormal pulse signal is characterized in that it further comprises a pulse limit unit for blocking the output of the horizontal drive unit.
이하, 본 고안에 따른 수평편향펄스의 리미트 회로의 바람직한 실시예를 첨부된 도면에 의거하여 보다 상세히 설명한다.Hereinafter, a preferred embodiment of the limit circuit of the horizontal deflection pulse according to the present invention will be described in detail with reference to the accompanying drawings.
본 고안에 참조된 도면들에서 실질적으로 동일한 구성과 기능을 가진 구성요소들은 동일한 부호를 사용할 것이다.In the drawings referred to in the present invention, components having substantially the same configuration and function will use the same reference numerals.
제2도는 본 발명에 의한 수평편향펄스의 리미트 회로의 블럭도로서, 바이어스 전압의 인가에 의해 소정의 구형파를 발생하고, 이 발생된 구형파를 증폭하여 반전출력하는 수평구동부(10)와, 상기 수평구동부(10)의 출력에 의해 스위칭소자를 스위칭시켜 톱니파를 출력하는 수평출력부(20)와, 상기 수평출력부(20)의 출력단에 연결되어 톱니파를 인가받아 고압을 출력하는 고압발생부(30)로 구성되는 통상의 수평편향회로에 있어서, 본 고안은 상기 고압발생부(30)에서 발생되는 수평편향펄스의 피크치를 감지하여 비정상적인 펄스신호인 경우 상기 수평구동부(10)의 출력이 차단되도록 한 펄스리미트부(40)를 더 포함하여 구성된다.2 is a block diagram of a limit circuit of a horizontal deflection pulse according to the present invention, wherein a horizontal driving unit 10 generates a predetermined square wave by applying a bias voltage, and amplifies and inverts the generated square wave; A horizontal output unit 20 for switching the switching element by the output of the driving unit 10 to output the sawtooth wave, and a high voltage generating unit 30 connected to the output terminal of the horizontal output unit 20 to receive the sawtooth wave to output a high pressure In the conventional horizontal deflection circuit consisting of a), the present invention is to detect the peak value of the horizontal deflection pulse generated in the high-pressure generating unit 30 so that the output of the horizontal drive unit 10 is cut off in case of abnormal pulse signal It is configured to further include a pulse limit unit 40.
제3도는 제2도의 상세회로도의 일실시예로서, 먼저 부호(10)은 수평구동부로서, 수평편향용IC(11)의 입력단에는 저항(R1)이 연결되고, 그 출력단에는 캐패시터(C1)를 통해 트랜지스터(Q1)의 베이스가 연결되고, 상기 트랜지스터(Q1)의 컬렉터에는 트랜스(T1)의 일차측이 권선이 연결되고, 상기 권선의 타단에는 소정전압(B+)이 인가되도록 구성된다.FIG. 3 is an embodiment of the detailed circuit diagram of FIG. 2. First, reference numeral 10 is a horizontal driver. A resistor R1 is connected to an input terminal of the horizontal deflection IC 11, and a capacitor C1 is connected to an output terminal thereof. A base of the transistor Q1 is connected to the base, a winding of a primary side of the transformer T1 is connected to a collector of the transistor Q1, and a predetermined voltage B + is applied to the other end of the winding.
부호 20은 수평출력부로서, 상기 트랜스(T1)의 2차측 출력이 저항(R2)을 통해 스위칭소자인 트랜지스터(Q2)의 베이스에 연결되고, 상기 트랜지스터(Q2)의 컬렉터출력이 일단이 접지된 댐퍼용 다이오드(D1), 충방전 캐패시터(C2), 직렬연결된 편향요크(DY) 및 캐패시터(C3)의 타단을 통해 플라이백트랜스(FBT)의 일차측에 연결되도록 구성된다.Reference numeral 20 is a horizontal output unit. The secondary output of the transformer T1 is connected to the base of the transistor Q2, which is a switching element, via a resistor R2, and one end of the collector output of the transistor Q2 is grounded. It is configured to be connected to the primary side of the flyback transformer (FBT) through the other end of the damper diode (D1), the charge-discharge capacitor (C2), the series-connected deflection yoke (DY) and the capacitor (C3).
부호 30은 고압발생부로서, 플라이백트랜스(FBT)로 구성되며 그 2차측에 고압을 유기하여 음극선관의 애노우드단에 인가하여 준다.Reference numeral 30 denotes a high pressure generating unit, which is composed of a flyback transformer (FBT) and induces a high pressure on the secondary side thereof and applies it to the anode end of the cathode ray tube.
부호 40은 펄스리미트부로서, 상기 플라이백트랜스(FBT)의 일차측에 보조권선(N1)을 마련하고, 이 보조권선(N1)의 출력이 정류용 다이오드(D2)와 평활용 캐패시터(C4)를 통해 연결되고, 저항(R3)을 통해 비교기(41)의 반전단(-)에 연결되며, 상기 비교기(41)의 비반전단(+)에는 저항(R4)과 저항(R5)으로 분압된 기준전위가 걸리도록 연결되고, 상기 비교기(41)의 출력이 저항(R6)을 거쳐 저항(R7) 및 저항(R8)으로 분압되어 트랜지스터(Q3)의 베이스에 인가되도록 접속하고, 상기 트랜지스터(Q3)의 컬렉터 출력이 다이오드(D3)(D4) 및 저항(R10)을 통해 트랜지스터(Q4)의 베이스에 인가되도록 연결되며, 상기 트랜지스터(Q4)의 에미터가 저항(R9)을 통해 그 베이스에 연결됨과 동시에 트랜지스터(Q4)의 에미터에 연결되도록 하고, 상기 트랜지스터(Q4)의 컬렉터출력이 상기 수평구동부(10)의 저항(R12)을 통해 수평편향IC(11)의 입력단에 연결되도록 구성된다.Reference numeral 40 denotes a pulse limit unit, in which an auxiliary winding N1 is provided on the primary side of the flyback transformer FBT, and the outputs of the auxiliary winding N1 are rectified diodes D2 and smoothing capacitors C4. Is connected to the inverting terminal (-) of the comparator 41 through the resistor R3, and the non-inverting terminal (+) of the comparator 41 is divided by the resistor R4 and the resistor R5. Connected to apply a potential, the output of the comparator 41 is divided into a resistor R7 and a resistor R8 via a resistor R6 and connected to be applied to the base of the transistor Q3, and the transistor Q3 is connected. The collector output of is coupled to the base of transistor Q4 via diode D3 (D4) and resistor R10, and the emitter of transistor Q4 is connected to its base through resistor R9. At the same time connected to the emitter of transistor Q4, the collector output of transistor Q4 being It is configured to be connected to the input terminal of the horizontal deflection IC 11 through the resistor R12 of (10).
상기와 같이 구성시켜서 된 본 고안의 동작을 제4도의 파형도를 참조하여 이하 상세히 설명한다.The operation of the present invention constructed as described above will be described in detail below with reference to the waveform diagram of FIG.
먼저, 회로가 정상동작을 하는 경우, 펄스리미트부(40)에서 출력되는 신호가 수평구동부(10)의 저항(R1)을 통해 수평편향IC(11)의 바이어스 전압(B+)을 인가되면, 상기 수평편향IC(11)는 제4도의 (A)와 같은 구형파를 출력한다.First, when the circuit operates normally, when the signal output from the pulse limit unit 40 is applied to the bias voltage B + of the horizontal deflection IC 11 through the resistor R1 of the horizontal driver 10, The horizontal deflection IC 11 outputs a square wave as shown in FIG.
이때 출력되는 캐패시터(C1)를 통해 트랜지스터(Q1)의 베이스에 인가되며, 상기 트랜지스터(Q1)의 컬렉터에는 제4도의 (B)와 같이 반전된 구형파가 증폭되어 출력되고, 이 신호는 트랜스(T1)를 통해 수평출력부(20)의 트랜지스터(Q2)의 베이스에 제4도의 (C)와 같은 파형을 인가하게 된다.At this time, it is applied to the base of the transistor Q1 through the output capacitor C1, and the inverted square wave is amplified and output to the collector of the transistor Q1 as shown in FIG. The waveform as shown in FIG. 4 (C) is applied to the base of the transistor Q2 of the horizontal output unit 20 through the reference numeral.
따라서 트랜지스터(Q2)의 컬렉터에는 제4도의 (D)와 같은 900-1000V정도의 펄스가 발생하는데, 이 펄스는 고압발생부(30)의 플라이백트랜스(FBT)의 1차측에 인가되고, 이때 보조권선(N1)에 유기된 펄스는 펄스리미트부(40)의 다이오드(D2) 및 캐패시터(C4)를 통해 직류로 정류되며, 이 정류된 전압은 저항(R3)을 거쳐 비교기(41)의 반전단(-)에 인가된다.Therefore, a pulse of about 900-1000V is generated in the collector of transistor Q2 as shown in FIG. 4D, which is applied to the primary side of the flyback transformer FBT of the high-voltage generator 30. The pulse induced in the auxiliary winding N1 is rectified by a direct current through the diode D2 and the capacitor C4 of the pulse limit unit 40, and the rectified voltage is inverted in the comparator 41 through the resistor R3. Applied to stage (-).
이때의 비교전압은 상기 비교기(41)의 비반전단(+)에 저항(R4)과 저항(R5)에 의해 바이어스전압(B+)이 분압되어 걸려있는 기준전압 보다는 낮게되어 상기 비교기(41)는 하이레벨신호를 출력한다.At this time, the comparison voltage is lower than the reference voltage at which the bias voltage B + is divided by the resistor R4 and the resistor R5 at the non-inverting terminal ( + ) of the comparator 41, so that the comparator 41 is Output a high level signal.
상기 비교기(41)의 출력은 저항(R7)(R8)에 의해 분압되어 트랜지스터(Q3)의 인가되어 트랜지스터(Q3)가 턴오프되며, 이때 상기 트랜지스터(Q3)의 에미터-컬렉터간에 전류가 차단되어 트랜지스터(Q4)의 베이스에 저항(R9), 다이오드(D4) 및 저항(R10)에 의해 분압된 전압, 곧 Vb=Vcc-0.7V이 공급되어 상기 트랜지스터(Q4)는 턴온된다.The output of the comparator 41 is divided by the resistors R7 and R8 and applied to the transistor Q3 to turn off the transistor Q3, whereby the current is cut off between the emitter and the collector of the transistor Q3. The voltage divided by the resistor R9, the diode D4 and the resistor R10, that is, Vb = Vcc-0.7V, is supplied to the base of the transistor Q4, and the transistor Q4 is turned on.
따라서 트랜지스터(Q4)의 에미터-콜렉터간에 전류가 흐르게 되어 수평구동부(10)의 저항(R1)을 통해 바이어스전압(B+)을 수평편향IC(11)에 공급하게 된다. 따라서, 회로는 정상동작을 수행하게 된다.Accordingly, a current flows between the emitter and the collector of the transistor Q4 to supply the bias voltage B + to the horizontal deflection IC 11 through the resistor R1 of the horizontal driver 10. Thus, the circuit performs normal operation.
그러나, 회로에 이상이 발생한 경우에는 상기 수평출력부(20)의 트랜지스터(Q2)의 컬렉터에는 정상 펄스 피크전압보다 높은 펄스가 발생하게 된다.However, when an abnormality occurs in the circuit, a pulse higher than the normal pulse peak voltage is generated in the collector of the transistor Q2 of the horizontal output unit 20.
따라서, 이때 발생된 펄스는 고압발생부(30)의 플라이백트랜스(FBT)의 1차측에 인가되고, 이에 따라 보조권선(N1)에 유기된 펄스는 다이오드(D2)를 거쳐 캐패시터(C4)에서 충·방전하여 직류로 정류되고 정류된 직류전압은 비교기(41)의 반전단자(-)에 인가된다. 이때 인가되는 비교전압은 비교기(41)의 비반전단(+)에 걸려있는 전압보다 높게되어 비교기(41)는 로우레벨 신호를 출력한다.Therefore, the generated pulse is applied to the primary side of the flyback transformer (FBT) of the high-voltage generator 30, and thus the pulse induced in the auxiliary winding (N1) is passed through the diode (D2) in the capacitor (C4). The rectified DC voltage is charged and discharged, and the rectified DC voltage is applied to the inverting terminal (-) of the comparator 41. At this time, the applied comparison voltage is higher than the voltage applied to the non-inverting terminal (+) of the comparator 41 so that the comparator 41 outputs a low level signal.
따라서, 상기 비교기(41)의 출력이 로우전압이므로 저항(R7)(R8)에 의해 분압된 전압 Vb=Vcc-0.7V가 트랜지스터(Q3)의 베이스에 걸리게 되고, 이에 따라 트랜지스터(Q3)가 턴온되어 에미터-콜렉터간을 통하고 다이오드(D3) 및 저항(R10)을 통하여 전류가 흐르며, 동시에 트랜지스터(Q4)는 Vb=Ve가 되어 턴오프됨으로서 에미터-콜렉터간의 전류가 차단되어 상기 수평구동부(10)의 수평편향IC(11)에 전압(B+)을 공급하지 못하게 된다.Therefore, since the output of the comparator 41 is a low voltage, the voltage Vb = Vcc-0.7V divided by the resistors R7 and R8 is applied to the base of the transistor Q3, and thus the transistor Q3 is turned on. The current flows through the emitter-collector and through the diode D3 and the resistor R10, and at the same time, the transistor Q4 is turned off when Vb = Ve, so that the current between the emitter and the collector is cut off so that the horizontal driver The voltage B + cannot be supplied to the horizontal deflection IC 11 of (10).
따라서, 수평편향회로가 동작하지 않게 되어 반도체소자나 그 외 소자가 파괴되는 등 여러가지 오동작을 방지하게 된다.Therefore, the horizontal deflection circuit is not operated, and various malfunctions, such as the destruction of the semiconductor element or other elements, are prevented.
이상에서와 같이 본 고안은 종래의 수평편향회로에서 발생되는 비정상적인 수평펄스신호를 리미트하게 되어, 결국 상기 회로의 주요구성부품인 반도체소자 및 트랜지스터 등의 파괴를 방지하게 되어 회로의 신뢰도를 가일층 향상시킬 수 있는 유용한 고안이다.As described above, the present invention limits abnormal horizontal pulse signals generated in the conventional horizontal deflection circuit, thereby preventing destruction of semiconductor elements and transistors, which are the main components of the circuit, to further improve the reliability of the circuit. It is a useful design.
이상의 설명은 본 고안의 일실시예에 대한 설명에 불과하며, 본 고안은 그 구성요지의 범위내에서 다양한 변경 및 개조가 가능하다.The above description is only a description of an embodiment of the present invention, and the present invention is capable of various changes and modifications within the scope of its constituent elements.
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1995
- 1995-06-20 KR KR2019950013962U patent/KR0129175Y1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970003542U (en) | 1997-01-24 |
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Legal Events
| Date | Code | Title | Description |
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| REGI | Registration of establishment | ||
| FPAY | Annual fee payment |
Payment date: 20060727 Year of fee payment: 9 |
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| LAPS | Lapse due to unpaid annual fee |