KR0125305B1

KR0125305B1 - Decoding circuit for semi-conducer units

Info

Publication number: KR0125305B1
Application number: KR1019940013726A
Authority: KR
Inventors: 안승한; 최재명
Original assignee: 김주용; 현대전자산업주식회사
Priority date: 1994-06-17
Filing date: 1994-06-17
Publication date: 1997-12-09
Also published as: KR960002356A

Abstract

Row decoding circuit for semiconductor in order to prevent the row decoding circuit from operating in the low power voltage, because of using the output of free row decoder that connects with the row address which select the word line of the cell array block. The said circuit consists of a NMOS transistor.

Description

Row decoding circuit of semiconductor device

제1도은 종래의 로오 디코딩 회로를 설명하는 블럭도,1 is a block diagram illustrating a conventional row decoding circuit;

제2도(a) 내지 (b)는 본 발명에 의한 로오 디코딩 회로를 설명하는 블럭도.2 (a) to (b) are block diagrams illustrating a row decoding circuit according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

11 : 워드라인 드라이버 12A, 12B : 로오 디코더11: wordline driver 12A, 12B: loo decoder

13 : 프리 로오 디코더13: Free Roo Decoder

본 발명은 반도체 소자의 로오 디코딩 회로에 관한 것으로, 보다 상세하게는 하나의 트랜지스터로 로오 디코더를 구현함과 더불어 셀 어레이 블럭 중의 희망하는 워드라인을 선택하는 로오 어드레스를 조합한 프리 로오 디코더의 출력을 이용하여 낮은 전위의 전원전압에 의해서도 로오 디코딩동작이 정상적으로 행해질 수 있도록 한 로오 디코딩 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a row decoding circuit of a semiconductor device, and more particularly, to implement a row decoder with one transistor and to output an output of a pre row decoder combining a row address for selecting a desired word line in a cell array block. This invention relates to a loo decoding circuit which allows the loo decoding operation to be normally performed even by a low potential power supply voltage.

일반적으로, 반도체 기억소자인 디램(DRAM)의 경우는 동작의 안정성을 위해서 256개의 워드라인과 1K개의 비트라인에 접속된 256K개의 셀로 구성된 소블럭 단위로 셀 어레이 블럭을 구분하며, 이에 따라 16메가(mega) 디램의 경우는 256개의 셀을 포함하는 16개의 소블럭으로 구성된 4개의 큰 셀 어레이 블럭을 포함하고 있어서, 전체 64개의 셀 어레이 소블럭이 존재한다.In general, a semiconductor memory device (DRAM) divides a cell array block into small block units consisting of 256 word cells connected to 256 word lines and 1K bit lines for stability of operation. The (mega) DRAM includes four large cell array blocks consisting of 16 small blocks including 256 cells, so there are a total of 64 cell array small blocks.

통상, 상기 256K개의 셀을 포함하는 셀 어레이 소블럭 중의 256 워드라인은 로오 어드레스(AX0, AX1, AX2, AX3, AX4, AX5, AX6, AX7)를 이용하고, 1K개의 비트라인은 컬럼 어드레스 중의 10개(2¹⁰)의 어드레스를 이용하여 각각 구분 선택된다.Typically, 256 word lines in a cell array small block including 256K cells use row addresses AX0, AX1, AX2, AX3, AX4, AX5, AX6, and AX7, and 1K bitlines contain 10 of the column addresses. Each of the two numbers 2 ¹⁰ is used for selection.

제1도은 종래 기술에 의한 로오 디코딩 회로를 설명하는 블럭도로서, 셀 어레이 소블럭 중의 워드라인을 선택하기 위하여, 로오 어드레스(AX2, AX3, AX4, AX5, AX6, AX7)의 조합을 이용하는 64개의 로오 디코더(12A)와, 상기 64개의 로오 디코더 (12A)의 출력에 의해 동작이 제어되고 로오 어드레스(AX0, AX1)를 이용하여 각각 4개의 워드라인(WL_1/1, WL_2/1, WL_3/1, WL_4/1) 중의 하나를 선택하는 64개의 워드라인 드라이버(word line driver)(11)를 포함하고 있다.1 is a block diagram illustrating a conventional row decoding circuit, in which 64 pieces using a combination of row addresses AX2, AX3, AX4, AX5, AX6, and AX7 are used to select a word line in a cell array small block. The operation is controlled by the output of the row decoder 12A and the 64 row decoders 12A, and each of the four word lines WL _1/1 , WL _2/1 , WL using the row addresses AX0, AX1. 64 word line drivers 11 for selecting one of _3/1 and WL _4/1 ).

상기 어드레스(AX2 내지 AX7)는 각기 프리디코딩(predecoding)되어 로오 어드레스 조합(AX23, AX45, AX67)으로 출력되고 그 출력은 세 개의 트랜지스터(T1, T2, T3)가 직렬 접속된 구조의 로오 디코더(12A)로 인가되어 세 개의 직렬 접속된 트랜지스터(T1, T2, T3)가 모두 인에이블(enable)될 때 해당 로오 디코더에 접속된 워드라인 드라이버(11)를 동작시키고 워드라인 드라이버(11)에 접속된 네 개의 워드라인 중에서 로오 어드레스(AX0, AX1)를 이용하여 그 중 하나의 워드라인을 인에이블시키게 된다.The addresses AX2 to AX7 are respectively predecoded and output to the row address combinations AX23, AX45, and AX67, and the output thereof is a row decoder having a structure in which three transistors T1, T2, and T3 are connected in series. 12A) when the three series-connected transistors T1, T2, and T3 are all enabled, operate the wordline driver 11 connected to the corresponding row decoder and connect to the wordline driver 11 One of the four word lines is enabled using the row addresses AX0 and AX1.

그러나 상기의 로오 디코더 (12A)에서 접지전압선에 접속된 트랜지스터(T3) 외에 로오 어드레스(AX4, AX5, AX6, AX7)의 조합이 게이트로 인가되는 트랜지스터들(T1, T2)은 모두 로오 어드레스(AX2, AX3)의 조합이 게이트로 인가되는 트랜지스터(T3)에 의하여 보디 효과(body effect)를 갖게 된다.However, in addition to the transistor T3 connected to the ground voltage line in the row decoder 12A, the transistors T1 and T2 to which the combination of the row addresses AX4, AX5, AX6, and AX7 are applied to the gate are all the row addresses AX2. , The combination of AX3 has a body effect by the transistor T3 applied to the gate.

예를 들어, 트랜지스터(T3)가 온(on)이 된다고 할 때, 비록 그 트랜지스터(T3)가 온이 되어도 그 트랜지스터(T3)에는 어느 정도의 채널 저항이 있게 되어 노드(b)에는 접지전압이 아닌Vb의 전위가 걸리게 되므로, 트랜지스터(T2)가 온되기 위해서는 로오 어드레스 조합(AX45)의 전위는 Vb+VTN 이상이어야 하며, 트랜지스터(T2)가 온되면 그 트랜지스터(T2)역시 채널 저항이 있어 노드(a)는 Vb+Va가 된다. 따라서, 로오 어드레스 조합(AX67) 신호로 트랜지스터(T1)를 온시키기 위해서는 Vb+Va+VT 이상이어야 하며, 이와 같이 모든 트랜지스터(T1, T2, T3)가 온이 될 때 출력노드(즉, 트랜지스터(T1)와 워드라인 드라이버(11) 사이의 노드)는 로우전위로 Va+Vb+Vα가 된다.For example, when the transistor T3 is turned on, even if the transistor T3 is turned on, the transistor T3 has some channel resistance, so that the node b has a ground voltage. Since the potential of Vb is applied, the potential of the row address combination AX45 must be greater than or equal to Vb + VTN in order for the transistor T2 to be turned on, and when the transistor T2 is turned on, the transistor T2 also has a channel resistance. (a) becomes Vb + Va. Accordingly, in order to turn on the transistor T1 with the row address combination AX67 signal, it must be Vb + Va + VT or more. Thus, when all the transistors T1, T2, and T3 are turned on, the output node (that is, the transistor ( The node between T1) and the word line driver 11 becomes Va + Vb + Vα at the low potential.

그런데, 전원전압(소자전압)이 낮게 되면 트랜지스터(T1 또는 T2)를 제대로 턴온시키지 못하게 되는데, 이 때 Va+Vb+Vα는 상대적으로 매우 높은 전위가 되므로 출력이 로우로 되지 못하여 드라이버를 구동시켜야 할 상황에서 제대로 구동시키지 못하게 된다.However, when the power supply voltage (element voltage) is low, the transistor T1 or T2 cannot be turned on properly. At this time, Va + Vb + Vα becomes a relatively very high potential, and thus the output cannot be turned low to drive the driver. You won't be able to run it properly.

다시 말해서, 어드레스(AX2, AX3)의 조합이 게이트로 인가되는 트랜지스터(T3)는 기판과 접지전압이 바이어스되어 있으나 어드레스(AX4 내지 AX7)의 조합이 인가되는 트랜지스터(T1, T2)는 어드레스(AX2, AX3)의 조합이 인가되는 트랜지스터(T3)의 저항 성분에 의해 접지전압 보다 조금 상승된 전위와 기판이 바이어스되어 있기 때문에 이들 어드레스(AX4 내지 AX7)의 조합이 인가되는 트랜지스터(T, T2)는 어드레스(AX2, AX3)의 조합이 인가되는 트랜지스터(T3) 보다 문턱전압(threshold voltage)이 커지는 효과가 발생한다. 이로 인해 어드레스 조합(AX45, AX67)이 더 높은 전위를 가지고 로오 디코더(12A)의 트랜지스터(T1, T2)로 인가되어야 로오 디코더(12A)가 인에이블된다.In other words, the transistor T3 to which the combination of the addresses AX2 and AX3 is applied to the gate is biased with the substrate and the ground voltage, but the transistors T1 and T2 to which the combination of the addresses AX4 to AX7 are applied are the address AX2. The transistors T and T2 to which the combination of these addresses AX4 to AX7 are applied because the substrate is biased with the potential slightly raised above the ground voltage by the resistance component of the transistor T3 to which the combination of AX3 is applied. The threshold voltage becomes larger than the transistor T3 to which the combination of the addresses AX2 and AX3 is applied. For this reason, the row decoder 12A is not enabled until the address combinations AX45 and AX67 have a higher potential and are applied to the transistors T1 and T2 of the row decoder 12A.

그러므로, 반도체 소자를 구동하는 전원전압의 전위가 낮아지게 되면 결국 어드레스 조합(AX45, AX67)의 하이 레벨이 낮아지게 되어 보디 효과를 받는 트랜지스터는 더욱 악화된 환경에서 동작해야 하므로 로오 디코더가 오동작하는 문제가 발생한다.Therefore, when the potential of the power supply voltage for driving the semiconductor device is lowered, the high level of the address combinations AX45 and AX67 is lowered, so that the transistor having a body effect has to operate in a worse environment. Occurs.

따라서 본 발명은 상술한 종래의 문제점을 해결하기 위해 이루어진 것으로, 다수 개의 트랜지스터가 직렬접속된 구조의 로오 디코더에서 발생하는 오동작을 방지할 수 있도록 한 반도체 소자의 로오 디코딩 회로를 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above-described problems, and an object of the present invention is to provide a row decoding circuit of a semiconductor device capable of preventing a malfunction occurring in a row decoder having a plurality of transistors connected in series. .

상기 목적을 달성하기 위해 본 발명의 바람직한 실시예에 따르면, 하나의 트랜지스터만을 사용한 로오 디코더와, 이 로오 디코더를 제어하기 위하여 워드라인 선택용 어드레스를 하나의 어드레스 신호로 조합하여 상기 로오 디코더로 인가하는 프리 로오 디코더를 포함하는 로오 디코딩 회로가 제공된다.In order to achieve the above object, according to a preferred embodiment of the present invention, a row decoder using only one transistor and a word line selection address are combined into one address signal and applied to the row decoder to control the row decoder. A row decoding circuit including a pre row decoder is provided.

이하, 본 발명의 실시예에 대해 첨부된 도면을 참조하여 더욱 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

제2도(a) 내지 (b)는 본 발명에 의한 로오 디코딩 회로를 설명하는 블럭도로서, 제2도(a)에 도시된 로오 디코더(12B)는 하나의 트랜지스터로 구현되는데, 그 트랜지스터(예컨대, NMOS소자임)의 게이트에는 후술하는 프리 로오 디코더(13)의 출력(어드레스 신호)이 인가되고, 소오스는 접지전압에 접속되며, 드레인은 워드라인 드라이버(11)에 접속된다.2A to 2B are block diagrams illustrating a row decoding circuit according to the present invention. The row decoder 12B shown in FIG. 2A is implemented as a single transistor, For example, an output (address signal) of the free row decoder 13 described later is applied to the gate of the NMOS element, the source is connected to the ground voltage, and the drain is connected to the word line driver 11.

그리고, 제2도(b)에 도시된 프리 로오 디코더(13)는 외부로부터 입력되는 어드레스(AX2 내지 AX7)를 한번에 모두 조합하여 그 결과치(즉, 어드레스 신호(AX0/64 내지 AX63/64))를 상기 로오 디코더(12B)를 구성하는 트랜지스터의 게이트로 인가시킨다.Then, the pre-loo decoder 13 shown in FIG. 2 (b) combines the addresses AX2 to AX7 input from the outside all at once, and the result value (that is, the address signals AX0 / 64 to AX63 / 64). Is applied to the gate of the transistor constituting the row decoder 12B.

이와 같이 구성된 본 발명의 로오 디코딩 회로의 동작을 설명하면, 일단 외부로 부터의 어드레스(AX2 내지AX7)가 프리 로오 디코더(13)로 입력되면 그 프리 로오 디코더(13)는 입력된 모든 어드레스(AX2 내지 AX7)를 한번에 프리디코딩하여 64개의 출력치(즉, AX0/64, AX1/64,…AXi/64,…AX63/64)를 생성하고서 그 출력치를 64개의 로오 디코더(12B)로 각각 하나씩 인가한다.Referring to the operation of the low-order decoding circuit of the present invention configured as described above, once the external addresses AX2 to AX7 are input to the pre-loo decoder 13, the pre-loo decoder 13 receives all the input addresses AX2. To AX7) at once to generate 64 outputs (i.e., AX0 / 64, AX1 / 64, AXi / 64, AX63 / 64) and apply the outputs to each of the 64 row decoders 12B. do.

따라서, 하나의 어드레스 신호(AX0/64∼AX63/64 중의 어느 한 신호)라도 하이레벨의 신호이면 그 신호를 입력받도록 되어 있는 해당 로오 디코더(12B)의 트랜지스터가 턴온되고, 그러므로 그 로오 디코더(12B)의 출력단(즉, 턴온된 트랜지스터의 드레인측)에 접속된 워드라인 드라이버(11)의 노드에는 로우레벨의 전위가 걸리게 된다.Therefore, if one address signal (any one of AX0 / 64 to AX63 / 64) is a high level signal, the transistor of the corresponding decoder 12B which is supposed to receive the signal is turned on, and therefore the decoder 12B is turned on. A low level potential is applied to a node of the word line driver 11 connected to the output terminal (that is, the drain side of the turned-on transistor).

이와 같이 이전에는 하이레벨이었던 노드가 트랜지스터의 온(on)에 의해 로우레벨로 전이됨에 따라 그 워드라인 드라이버(11)는 동작인에이블되고, 입력되는 어드레스 신호(AX0, AX1)의 조합치에 의해 희망하는 워드라인을 구동시키게 된다.As the node, which was previously at the high level, is transitioned to the low level by the on of the transistor, the word line driver 11 is enabled and is operated by the combination of the input address signals AX0 and AX1. It will drive the desired word line.

여기서, 종래의 로오 디코더의 경우 세 개의 트랜지스터가 직렬 접속됨에 따라 보다 효과가 발생되므로 워드라인 드라이버를 정상적으로 구동시키기 위해서는 전원전압(소자전원)이 매우 높은 전위를 형성하고 있어야 되지만, 본 발명의 로오 디코더(12B)는 단일의 트랜지스터로 이루어졌기 때문에 보다 효과가 없게 되므로 매우 낮은 전원전압(소자전원)에서도 로오 디코더(12B)의 출력치는 안정화되어 워드라인 드라이버(11)의 동작이 정상적으로 행해지게 된다.Here, in the conventional loo decoder, since the three transistors are connected in series, the effect is more effective. Therefore, in order to drive the word line driver normally, the source voltage (element power supply) must have a very high potential, but the loo decoder of the present invention Since 12B is made of a single transistor, it is more ineffective, so that the output value of the row decoder 12B is stabilized even at a very low power supply voltage (element power supply), and the word line driver 11 operates normally.

또한, 블럭 개념에서 보면 종래의 로오 디코딩 회로에서는 어드레스를 먼저 두 개씩 프리디코딩한 뒤에 이들의 출력을 로오 디코더로 인가하여 다시 한번 디코딩한 뒤에 워드라인 드라이버를 동작시키게 되는 반면, 본 발명에서는 어드레스를 프리디코딩할 때에 로오 어드레스(AX2 내지 AX7)를 모두 이용하여 한번의 디코딩을 하고 그 출력을 바로 로오 디코더를 인에이블시.키는데 사용함으로써 종래에 비해 빠른 동작 속도와 작은 래이아웃(layout) 면적을 실현할 수 있다.In addition, in the block concept, the conventional row decoding circuit pre-decodes two addresses first and then applies the output thereof to the row decoder to decode the word line driver to operate the word line driver. When decoding, one decoding is performed using all the row addresses (AX2 to AX7) and the output is immediately used to enable the row decoder to realize a faster operation speed and a smaller layout area than in the prior art. Can be.

상기 제2도(a) 내지 (b)에서 도시한 디코딩 회로의 구조는 컬럼 디코딩 회로에도 적용될 수 있다.The structure of the decoding circuit shown in FIGS. 2A to 2B can also be applied to the column decoding circuit.

이상에서 설명한 바와 같이, 본 발명의 로오 디코딩 회로를 소자 내부에 구현하게 되면 로오 디코더를 구성하는 트랜지스터의 개수가 줄어 들어 래이아웃 면적이 감소하며 이로 인해 칩 크기를 혁신적으로 줄일 수 있고, 어드레스 디코딩을 한 단계만 실시함으로써 종래에 비해 빠른 회로 동작이 가능한 효과가 있다.As described above, when the loo decoding circuit of the present invention is implemented in the device, the number of transistors constituting the loo decoder is reduced, which reduces the layout area, thereby reducing the chip size and reducing the address decoding. By performing only one step, there is an effect that a faster circuit operation is possible than in the related art.

또한, 로오 디코더에서 다수 개의 트랜지스터가 직렬 접속된 구조를 없앰으로써 2V 이하의 전원전압으로 소자를 구동하더라고 디코딩 회로의 동작이 가능하므로 매우 광범위한 전원전압범위에서 소자의 동작이 이루어지게 된다.In addition, since the transistor is operated by a power supply voltage of 2V or less by eliminating a structure in which a plurality of transistors are connected in series in the decoder, the operation of the device is performed in a very wide power supply voltage range.

Claims

A semiconductor device having a row decoding circuit for decoding an input address signal and enabling a corresponding word line in a cell array block, the semiconductor device comprising: a row decoder comprising one transistor and a word line selection address for controlling the row decoder; And a pre-loo decoder for combining the signal into one address signal and applying the same to the row decoder.