KR0123784B1 - Delaying circuit using linear device - Google Patents
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Abstract
Description
제1도는 신호의 지연을 설명하기 위한 개념도.1 is a conceptual diagram for explaining a delay of a signal.
제2도는 종래의 지연회로의 한예를 도시한 회로도.2 is a circuit diagram showing an example of a conventional delay circuit.
제3도는 본 발명의 선형소자를 이용한 지연회로의 제1실시예를 도시한 회로도.3 is a circuit diagram showing a first embodiment of a delay circuit using the linear element of the present invention.
제4도는 제3도에 도시된 선형소자의 제조 평면도.4 is a plan view of the manufacturing of the linear device shown in FIG.
제5도는 본 발명의 선형소자를 이용한 지연회로의 제2실시예를 도시한 회로도.5 is a circuit diagram showing a second embodiment of the delay circuit using the linear element of the present invention.
제6도는 제5도에 도시된 선형소자의 제조 평면도.6 is a plan view of manufacturing the linear device shown in FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
11 : NMOS형 선형소자 12 : PMOS형 선형소자11: NMOS type linear element 12: PMOS type linear element
본 발명은 반도체 소자에 사용된 지연회로(delay circuit)에 관한 것으로 특히, 지연회로에 사용되는 캐패시터(capacitor) 구조의 트랜지스터의 소오스와 드레인에 기판전압(vbb) 또는 고전압(vpp)을 인가하여 항상 채널(channel)이 형성된 선형소자(linear device)로 구현하므로서, 전원전압(vdd)의 변화에 상관없이 항상 일정한 지연시간을 얻도록 하는 지연회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a delay circuit used in a semiconductor device. In particular, the present invention always applies a substrate voltage (vbb) or a high voltage (vpp) to a source and a drain of a capacitor of a capacitor structure used in a delay circuit. The present invention relates to a delay circuit that achieves a constant delay time regardless of a change in power supply voltage vdd by implementing a linear device having a channel.
본 발명은 디램(DRAM) 소자와 같이, 소자 내부에 전원전압(vdd)보다 높은 전압을 출력하는 고전압(vpp) 발생회로가 존재하고, 기판에 네가티브(negative) 전압이 인가되는 소자에서 신호의 지연 및 신호의 추적을 목적으로 할 때에 사용되는 회로로서 특히, 신호 추적을 목적으로 하는 혼합물이 트랜지스터 이외의 일반적인 선형 저항과 선형 캐패시터로 구성된 경우에 있어서, 전원 전압의 변화에 무관하게 그 신호를 추적하기위해 사용된다.According to the present invention, there is a high voltage (vpp) generation circuit for outputting a voltage higher than the power supply voltage (vdd), such as a DRAM device, and a delay of a signal in a device in which a negative voltage is applied to the substrate. And a circuit used for the purpose of tracking a signal, especially when a mixture for the purpose of tracking a signal consists of a general linear resistor and a linear capacitor other than a transistor, to track the signal irrespective of the change in the supply voltage. Used for.
반도체 소자에서 어떤 신호가 선형 저항과 선형 캐패시터로 구성된 금속선(metal line)과 같은 것으로 전달되는 경우에, 이를 통해 신호들의 지연시간을 계산하여 다음 신호가 인가되도록 회로를 구성하는 경우 또는 어떤 신호의 지연신호를 얻기 위한 경우에 흔히 사용하는 방법이 트랜지스터의 저항과 캐패시터를 이용하여 지연신호를 만드는 것인데, 이 경우는 전원전압의 변화에 대하여 지연되는 시간이 각각 다르게 나타나는 문제점이 존재한다.When a signal in a semiconductor device is delivered as a metal line composed of linear resistors and linear capacitors, it is used to calculate the delay time of the signals and to configure the circuit so that the next signal is applied or the delay of any signal. In the case of obtaining a signal, a commonly used method is to produce a delay signal by using a resistor and a capacitor of a transistor. In this case, there is a problem in that the delay time varies with a change in the supply voltage.
예를 들어, 반도체 장치에서는 소정 시간동안 신호를 지연시키는 지연 회로를 얻기 위하여 인버터 체인에 캐패시터를 연결하는 제1경우와, 인버터 체인에 저항을 연결하는 제2경우 중의 하나를 선택하여 이용한다.For example, in the semiconductor device, one of a first case of connecting a capacitor to an inverter chain and a second case of connecting a resistor to an inverter chain is selected and used to obtain a delay circuit for delaying a signal for a predetermined time.
그러나, 상기 종래 기술에 의하여 구성된 지연 회로는 온도 또는 전원전압이 변동하는 경우에 인버터의 풀업 저항, 풀다운 저항, 인버터의 게이트 캐패시터의 용량치가 변화하여 안정된 지연 회로를 구성하는데 어려움이 있다.However, the delay circuit constructed according to the prior art has a difficulty in forming a stable delay circuit because the capacitance values of the inverter's pull-up resistor, pull-down resistor, and gate capacitor of the inverter change when temperature or power supply voltage fluctuates.
예를 들어, 제1 및 제2인버터 사이에 캐패시터를 연결한 제1경우에 있어서, 전원전압의 변동으로 인하여 제1인버터의 풀다운 또는 풀업 저항이 변화하게 되면 RC 시정수가 변동하게 되어 신호의 지연시간이 불안정하게 된다.For example, in the first case in which a capacitor is connected between the first and second inverters, if the pull-down or pull-up resistance of the first inverter is changed due to a change in the power supply voltage, the RC time constant is changed to cause a delay time of the signal. This becomes unstable.
마찬가지로, 제1 및 제2인버터 사이에 폴리실리콘 등으로 이루어진 저항을 연결한 제2경우에 있어서도, 전원전압 등의 변동으로 제2인버터의 게이트 용량치가 변화하게 되면 RC 시정수가 변동하게 되어 신호의 지연 시간이 불안정하게 된다.Similarly, in the second case in which a resistor made of polysilicon or the like is connected between the first and second inverters, the RC time constant is changed when the gate capacitance of the second inverter changes due to a change in the power supply voltage, etc., resulting in a delay of the signal. Time becomes unstable.
따라서, 본 발명에서는 트랜지스터가 선형소자의 특성을 갖도록 지연회로를 구성하여 전원전압의 변화에 무관한 지연시간을 갖도록 하였다.Therefore, in the present invention, the delay circuit is configured such that the transistor has the characteristics of the linear element so as to have a delay time independent of the change in the power supply voltage.
제1도는 신호의 지연을 설명하기 위한 개념도로서, 드라이버가 신호를 전달하는 모양을 간단히 도시한 것이다.FIG. 1 is a conceptual diagram for explaining a delay of a signal, and simply illustrates how a driver transmits a signal.
상기에서 신호의 전달에서 생기는 지연시간을 간단히 나타내며, 전체적인 지연시간은 다음의 세가지 요소로 구별하여 생각할 수 있다.The delay time resulting from signal transmission is simply shown above, and the overall delay time can be thought of as the following three factors.
첫째, 드라이버단에 생기는 지연(delay1)이 있는데, 이 지연시간은 드라이버단의 저항과 이 드라이버가 구동하는 전체 캐패시터의 곱에 비례한다.First, there is a delay in the driver stage (delay1), which is proportional to the product of the driver stage's resistance and the total capacitors it drives.
delay1=r1×(c2+c3)…………………………………………(1)delay1 = r1 × (c2 + c3)... … … … … … … … … … … … … … … … (One)
둘째, 신호선에서 생기는 지연(delay2)이 있는데, 이 지연시간은 신호선의 저항과 신호선의 캐패시턴스에 비례한다.Second, there is a delay in the signal line delay2, which is proportional to the resistance of the signal line and the capacitance of the signal line.
delay2=0.5×r2×c2…………………………………………(2)delay2 = 0.5 × r2 × c2... … … … … … … … … … … … … … … … (2)
(상기에서 0.5는 캐패시턴스가 분산되어 나타나는 효과이다.)(In the above, 0.5 is an effect in which the capacitance is dispersed.)
세째, 최종단의 부하(load)에서 생기는 지연(delay3)이 있는데, 이 지연시간은 신호선의 저항과 최종 부하의 캐패시턴스에 비례한다.Third, there is a delay (delay3) that occurs at the load of the final stage, which is proportional to the resistance of the signal line and the capacitance of the final load.
delay3=r2×c3…………………………………………………(3)delay3 = r2 × c3... … … … … … … … … … … … … … … … … … … (3)
제2도는 신호의 지연을 위하여 흔히 사용되는 종래의 지연회로의 한 예를 도시한 것이다.2 shows an example of a conventional delay circuit which is often used for delay of a signal.
제2도의 경우에는 드라이버의 크기(저항)와 트랜지스터의 캐패시터를 이용하여 지연신호를 얻는데, 이경우에 있어서의 드라이버의 구동 능력과 캐패시턴스가 전원전압에 따라 변하고, 신호가 고전위 상태에서 저전위 상태로 변화하는 경우와 저전위 상태에서 고전위 상태로 변환하는 경우에 있어서 신호의 지연시간이 다를 수가 있다.In the case of Fig. 2, the delay signal is obtained by using the size of the driver (resistance) and the capacitor of the transistor. In this case, the driving capability and capacitance of the driver change according to the power supply voltage, and the signal is changed from the high potential state to the low potential state. The delay time of the signal may be different in the case of the change and the transition from the low potential state to the high potential state.
즉, 제2도의 지연회로를 사용하게 되면 전원전압이 변화함에 따라 지연 시간이 변화하며, 심한 경우에는 반도체 소자에 오동작을 유발하기도 한다.That is, when the delay circuit of FIG. 2 is used, the delay time changes as the power supply voltage changes, and in some cases, the semiconductor device may malfunction.
따라서, 본 발명에서는 전원전압의 변화에 대하여 신호의 지연시간이 변화하는 이유가 드라이버의 구동능력의 변화와 지연을 목적으로 구현한 모스(MOS) 트랜지스터를 이용한 캐패시터가 선형 캐패시터가 아닌데서 기인하므로, 모스 트랜지스터를 이용하여 구현한 캐패시터가 최대한 선형 특성을 갖도록 구현하므로서, 종래기술의 문제점을 제거하는데에 그 목적이 있다.Therefore, in the present invention, the reason that the delay time of the signal changes with respect to the change in the power supply voltage is because the capacitor using the MOS transistor implemented for the purpose of changing the driver's driving ability and the delay is not a linear capacitor. The capacitor implemented by using the MOS transistor is implemented to have the maximum linear characteristics, the purpose is to eliminate the problems of the prior art.
제3도는 본 발명의 제1실시예를 도시한 회로도이고, 제4도는 제3도에 도시된 NMOS형 선형소자(11)의 구조를 도시한 평면도이다.FIG. 3 is a circuit diagram showing the first embodiment of the present invention, and FIG. 4 is a plan view showing the structure of the NMOS type linear element 11 shown in FIG.
종래의 경우에는 지연을 목적으로 사용된 캐패시터 구조의 트랜지스터의 소오스와 드레인의 접지접안과 연결되어 있었으므로, 게이트로 인가되는 전달신호가 문턱전압 보다 낮은 경우에는 채널에 의한 캐패시턴스가 나타나지 않고 게이트와 소오스 또는 드레인의 오버랩(overlap) 캐패시턴스만이 나타나는데 비하여, 제3도의 회로에서는 NMOS형 선형소자(11)를 구성하는 트랜지스터의 소오스와 드레인으로 전달신호가 저전위인 경우에도 채널이 형성될 수 있을 정도의 낮은 전위가 공급되므로, 항상 채널이 형성되어 있어서 전원전압의 변화에 따라 변화가 적은 선형 캐패시터로 동작하게 된다.In the conventional case, since the transistor is connected to the source and drain grounds of the transistor of the capacitor structure used for the purpose of delay, when the transfer signal applied to the gate is lower than the threshold voltage, the capacitance by the channel does not appear and the gate and the source do not appear. Alternatively, only the overlap capacitance of the drain appears, whereas in the circuit of FIG. 3, the channel and the drain of the transistor constituting the NMOS linear element 11 are low enough to form a channel even when the transmission signal is low potential. Since the potential is supplied, a channel is always formed, and thus operates as a linear capacitor having a small change according to the change in the power supply voltage.
상기에서 전달신호가 저전위인 경우에도 채널이 형성될 수 있을 정도의 낮은 전위로는 대개의 디램 소자에서 기판에 인가되는 기판전압(vbb)이 사용된다.Even when the transmission signal has a low potential, a substrate voltage vbb applied to a substrate in a DRAM device is used as a potential low enough to form a channel.
또한, 상기 NMOS형 선형소자(11)에서 선형 저항을 얻도록 하기 위하여, 제4도에 도시된 제조 평면도에서 게이트에 접속하는 접속점을 종래와는 달리 두개의 접속점(A,B)으로 나누고 게이트로 구현된 폴리실리콘층의 양끝점에 각각 접속시켜 사용함으로서, 본 발명에 사용된 NMOS형 선형소자(11)로 선형 캐패시턴스와 선형 저항을 동시에 실현할 수 있다.In addition, in order to obtain a linear resistance in the NMOS type linear element 11, in the manufacturing plan shown in FIG. 4, the connection point connected to the gate is divided into two connection points (A, B), unlike the conventional art. By connecting to both ends of the implemented polysilicon layer, the NMOS type linear element 11 used in the present invention can realize a linear capacitance and a linear resistance at the same time.
상기 두개의 접속점(A,B)은 각각 드라이버단의 출력노드와 이어지는 회로의 입력노드에 접속된다.The two connection points A and B are respectively connected to the output node of the driver stage and the input node of the circuit which follows.
제5도는 본 발명의 제2실시예를 도시한 회로도이고, 제6도는 제5도에 도시된 PMOS형 선형소자(12)의 구조를 도시한 평면도이다.FIG. 5 is a circuit diagram showing a second embodiment of the present invention, and FIG. 6 is a plan view showing the structure of the PMOS type linear element 12 shown in FIG.
종래의 경우에는 지연을 목적으로 사용된 캐패시터 구조의 트랜지스터의 소오스와 드레인이 전원전압(vdd)에 연결되어 있었으므로, 게이트로 인가되는 전달신호가 전원전압(vdd)에서 문턱전압을 뺀 전위 보다 높은 경우에는 채널에 의한 캐패시턴스가 나타나지 않고 게이트와 소오스 또는 드레인의 오버랩 캐패시턴스만이 나타나는데 비히여, 제5도의 회로에서는 PMOS형 선형소자(12)를 구성하는 트랜지스터의 소오스와 드레인으로 전달신호가 고전위인 경우에도 채널이 형성될 수 있을 정도의 높은 전위가 공급되므로, 항상 채널이 형성되어 있어서 전원전압의 변화에 따라 변화가 적은 선형 캐패시터로 동작하게 된다.In the conventional case, since a source and a drain of a capacitor of a capacitor structure used for a delay are connected to the power supply voltage vvd, the transmission signal applied to the gate is higher than the potential obtained by subtracting the threshold voltage from the power supply voltage vvd. In this case, the capacitance due to the channel does not appear and only the overlap capacitance between the gate and the source or the drain appears. In contrast, in the circuit of FIG. Also, since a potential high enough to form a channel is supplied to the channel, the channel is always formed, thereby operating as a linear capacitor having a small change according to the change in the power supply voltage.
상기에서 전달신호가 고전위인 경우에도 채널이 형성될 수 있을 정도의 높은 전위로는 대개의 디램 소자에서 전원전압 보다 높은 전위를 출력하는 고전압 발생회로의 출력인 고전압(vpp)가 사용된다.Even when the transfer signal has a high potential, a high voltage (vpp), which is an output of a high voltage generation circuit that outputs a potential higher than a power supply voltage in a DRAM device, is used as a high potential enough to form a channel.
또한, 상기 PMOS형 선형소자(12)에서 선형 저항을 얻도록 하기 위하여, 제6도에 도시된 제조 평면도에서 게이트에 접속되는 접속점을 종래와는 달리 두개의 접속점(A,B)으로 나누고 게이트로 구현된 폴리실리콘층의 양끝점에 각각 접속시켜 사용함으로서, 본 발명에 사용된 PMOS형 선형소자(12)로 선형 캐패시턴스와 선형 저항을 동시에 실현할 수 있다.In addition, in order to obtain a linear resistance in the PMOS type linear element 12, in the manufacturing plan shown in FIG. 6, the connection point connected to the gate is divided into two connection points (A, B), unlike the conventional art. By connecting to both ends of the implemented polysilicon layer, the linear capacitance and the linear resistance can be simultaneously realized with the PMOS type linear element 12 used in the present invention.
상기 두개의 접속점(A,B)은 각각 드라이버단의 출력노드와 이어지는 다음 회로의 입력노드에 접속된다.The two connection points A and B are respectively connected to the output node of the driver stage and the input node of the next circuit.
이상, 제3도 내지 제6도에서 설명한 본 발명의 선형소자를 이용한 지연회로를 사용하여 신호를 지연시키거나 추적하게 되면, 전원전압의 변화에 무관하게 일정한 지연시간을 얻을 수 있는 효과가 있다.As described above, if the signal is delayed or tracked using the delay circuit using the linear element of the present invention described with reference to FIGS. 3 to 6, a constant delay time can be obtained regardless of the change in the power supply voltage.
Claims (7)
Priority Applications (1)
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| KR1019930031852A KR0123784B1 (en) | 1993-12-31 | 1993-12-31 | Delaying circuit using linear device |
Applications Claiming Priority (1)
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|---|---|---|---|
| KR1019930031852A KR0123784B1 (en) | 1993-12-31 | 1993-12-31 | Delaying circuit using linear device |
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| KR0123784B1 true KR0123784B1 (en) | 1997-11-25 |
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Family Applications (1)
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| KR950021588A (en) | 1995-07-26 |
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