KR0117117Y1 - Wired or logic gate circuit - Google Patents
Wired or logic gate circuitInfo
- Publication number
- KR0117117Y1 KR0117117Y1 KR2019910000518U KR910000518U KR0117117Y1 KR 0117117 Y1 KR0117117 Y1 KR 0117117Y1 KR 2019910000518 U KR2019910000518 U KR 2019910000518U KR 910000518 U KR910000518 U KR 910000518U KR 0117117 Y1 KR0117117 Y1 KR 0117117Y1
- Authority
- KR
- South Korea
- Prior art keywords
- wired
- output
- oragate
- logic
- gate
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1733—Controllable logic circuits
Abstract
본 고안은 오아게이트에 관한 것으로, 특히 와이어드(Wired) 로직에 적당하도록 한 집적회로 로직(Intergrated Circuit Logic)에 관한 것이다.The present invention relates to an oragate, and more particularly to an integrated circuit logic that is suitable for wired logic.
종래 기술 구성의 와이어드 오아게이트는 4단계를 거쳐 출력이 나오는 것으로써 빠른 동작에 사용될 수 없으며 집적회로에서 칩의 규모가 커지는 단점이 있었다.The wired oragate of the prior art configuration has a disadvantage in that the output comes out through four stages and cannot be used for fast operation, and the size of the chip in the integrated circuit increases.
이에 따라 본 고안은 상기한 단점을 제거하기 위한 것으로써, 비반전 입력이 트랜스미션 게이트의 반전단인 피모스 게이트에 인가되고 반전입력이 트랜스미션 게이트의 비반전 제어단인 앤모스 게이트에 인가되는 트랜스미션 게이트를 직렬로 연결하여 트랜스미션 게이트(11)의 출력단에 전압(Vx)을 접점하여 오아게이트의 조합을 얻도록 하였다.Accordingly, the present invention is to eliminate the above-mentioned disadvantages, and the non-inverting input is applied to the PMOS gate which is the inverting end of the transmission gate and the inverting input is applied to the NMOS gate which is the non-inverting control end of the transmission gate. Are connected in series to contact the voltage (Vx) at the output terminal of the transmission gate 11 to obtain a combination of the oragate.
따라서, 본 고안에 따른 와이어드 오아게이트는 입력에서 출력으로 인가되는 경로가 2단계를 거쳐 출력되므로, 빠른 속도를 요구하는 와이어드 로직으로 사용될 수 있으며 집적회로에 사용될 경우 칩의 크기를 적게할 수 있는 효과가 있다.Therefore, the wired oragate according to the present invention can be used as wired logic requiring high speed because the path applied from the input to the output is output in two stages, and when used in an integrated circuit, the size of the chip can be reduced. There is.
Description
제1도는 종래의 와이어드 오아 로직 게이트회로도.1 is a conventional wired OR logic gate circuit diagram.
제2도는 본 고안의 와이어드 오아 로직 게이트회로도.2 is a wired OR logic gate circuit diagram of the present invention.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
1. 2. 3. 4. 8. 9. 인버터5. 노아게이트1. 2. 3. 4. 8. 9. Inverter 5. Noah Gate
6. 모스트랜지스터7. 12. 저항6.Most transistors7. 12. Resistance
10. 11. 트랜스미션 게이트10. 11.Transmission Gate
본 고안은 오아 게이트(OR Gate)에 관한 것으로, 특히 와이어드 로직(Wired Logic)에 적당하도록 한 집적회로 조직(Intergrated Circuit Logic)의 와이어드 오아 로직 게이트회로에 관한 것이다.The present invention relates to an OR gate, and more particularly, to a wired ora logic gate circuit of an integrated circuit logic adapted to a wired logic.
종래 기술 구성의 와이어드 오아 로직 게이트회로는 제1도에 도시된 바와같이, 입력단자(A),(B)가 인버터(1,2),(3,4)를 각기 통해 노아게이트(5)의 입력단자에 접속되어, 그의 출력단자가 소스가 접지된 엔모스 트랜지스터(6)의 게이트에 접속되고, 전원단자(Vx)가 저항(7)을 통해 상기 엔모스 트랜지스터(6)의 드레인에 접속된후 그 접속점이 출력단자(Out)에 접속되어, 상기 출력단자(Out)에 상기 입력단자(A),(B)신호의 오아 로직 조합신호가 출력되게 구성된 것으로, 이 종래의 와이어드 오아 게이트 로직 동작을 상세히 설명한다.In the wired ora logic gate circuit of the prior art configuration, as shown in FIG. Connected to the input terminal, its output terminal is connected to the gate of the NMOS transistor 6 whose source is grounded, and the power supply terminal Vx is connected to the drain of the NMOS transistor 6 through the resistor 7 The connection point is connected to an output terminal (Out), and outputs an OR logic combination signal of the input terminal (A) and (B) signals to the output terminal (Out). It explains in detail.
입력단자(A),(B)중 어느 한 입력단자에라도 고전위 신호가 인가되면 노아 게이트(5)의 입력단자중 어느 하나에 고전위 신호가 인가되어, 그의 출력단자에 저전위 신호가 출력되고, 이에 따라 엔모스 트랜지스터(6)가 오프되어 출력단자(Out)에 전원단자(Vx)의 전원전압에 따른 고전위 신호가 출력된다. 한편 입력단자(A),(B)에 모두 저전위 신호가 인가되면 노아 게이트(5)의 입력단자에 모두 저전위 신호가 인가되어, 그의 출력단자에 고전위 신호가 출력되고, 이에 따라 엔모스 트랜지스터(6)가 도통되어 출력단자(Out)에 접지전위에 따른 저전위 신호가 출력된다.When a high potential signal is applied to any one of the input terminals (A) and (B), a high potential signal is applied to any one of the input terminals of the NOA gate 5, and a low potential signal is output to its output terminal. Accordingly, the NMOS transistor 6 is turned off to output a high potential signal corresponding to the power supply voltage of the power supply terminal Vx to the output terminal Out. On the other hand, when a low potential signal is applied to both the input terminals A and B, a low potential signal is applied to both the input terminals of the NOA gate 5, and a high potential signal is output to the output terminal thereof. The transistor 6 is turned on to output a low potential signal corresponding to the ground potential to the output terminal Out.
그러나, 이와같은 종래의 와이어드 오아 로직 게이트회로는 4단계를 거쳐 출력이 나오는 것으로써, 빠른 동작에 사용될 수 없으며 집적회로(Intergrated Circuit)화 할 때 칩의 규모가 커지는 단점이 있었다.However, the conventional wired ora logic gate circuit is output through four steps, which cannot be used for fast operation, and has a disadvantage in that the size of a chip becomes larger when an integrated circuit is formed.
본 고안은 상기와 같은 종래의 단점을 해결하기 위하여, 빠른 속도를 요구하는 와이어드 로직으로 사용될 수 있으며, 집적회로에 사용될 경우에 칩의 크기를 작게 할 수 있게 안출한 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.The present invention can be used as a wired logic that requires a high speed in order to solve the above disadvantages, and when used in an integrated circuit to reduce the size of the chip, refer to the accompanying drawings When described in detail as follows.
제2도는 본 고안의 와이어드 오아 로직 게이트회로도로서, 이에 도시한 바와같이 입력단자(A),(B)를 트랜스미션 게이트(11),(10)의 반전제어단자에 각기 접속함과 아울러 인버터(9),(8)를 각기 통해 그 트랜스미션 게이트(11),(10)의 제어단자에 각기 접속하고, 전원단자(Vx)를 저항(12)을 통해 출력단자(Out)에 접속함과 아울러 그 접속점을 상기 트랜스미션 게이트(11),(10)를 순차로 통해 접지에 접속하여, 상기 출력단자(Out)에 상기 입력단자(A),(B)신호의 오아 로직 조합신호가 출력되게 구성한 것으로, 이와같이 구성된 본 고안의 작용효과를 상세히 설명하면 다음과 같다.2 is a wired ora logic gate circuit diagram of the present invention, and as shown therein, the input terminals A and B are connected to the inversion control terminals of the transmission gates 11 and 10, respectively, and the inverter 9 ) And (8) are connected to the control terminals of the transmission gates 11 and 10, respectively, and the power supply terminal Vx is connected to the output terminal Out through the resistor 12, and the connection point thereof Is connected to the ground through the transmission gates 11 and 10 in order, and an OR logic combination signal of the input terminal A and B signals is output to the output terminal Out. Referring to the effect of the present invention configured in detail as follows.
입력단자(A),(B)중 어느 하나에라도 고전위 신호가 인가되면, 일예로 입력단자(A)에 고전위 신호가 인가되면 그 고전위 신호는 트랜스미션 게이트(11)의 반전제어단자에 인가됨과 아울러 인버터(9)를 통해 저전위 신호로 반전되어 그 트랜스미션 게이트(11)의 제어단자에 인가되므로 그 트랜스미션 게이트(11)가 오프되고, 이에 따라 출력단자(Out)에 전원단자(Vx)의 전원전압에 따른 고전위 신호가 출력된다.When a high potential signal is applied to either of the input terminals A and B, for example, when a high potential signal is applied to the input terminal A, the high potential signal is applied to the inversion control terminal of the transmission gate 11. In addition, the inverter 9 is inverted into a low potential signal and applied to the control terminal of the transmission gate 11 so that the transmission gate 11 is turned off. Accordingly, the output terminal Out of the power supply terminal Vx is turned off. The high potential signal according to the power supply voltage is output.
한편 입력단자(A),(B)에 모두 저전위 신호가 인가되면, 그 입력단자(A),(B)의 저전위 신호가 트랜스미션 게이트(11),(10)의 반전제어단자에 각기 인가됨과 아울러 인버터(9),(8)를 각기 통해 고전위 신호로 반전되어 그 트랜스미션 게이트(11),(10)의 제어단자에 각기 인가되므로 그 트랜스미션 게이트(11),(10)가 도통되고, 이에 따라 출력단자(Out)에 접지전위에 따른 저전위 신호가 출력된다.On the other hand, when a low potential signal is applied to both the input terminals A and B, the low potential signals of the input terminals A and B are applied to the inversion control terminals of the transmission gates 11 and 10, respectively. In addition, since the inverters 9 and 8 are inverted into high potential signals through the inverters 9 and 8, respectively, and are applied to the control terminals of the transmission gates 11 and 10, the transmission gates 11 and 10 become conductive. Accordingly, the low potential signal according to the ground potential is output to the output terminal Out.
이상의 설명에서와 같이 본 고안에 따른 와이어드 오아 로직 게이트 회로는 입력에서 출력으로 인가되는 경로가 2단계만을 거치게 되므로, 빠른 속도를 요구하는 와이어드 로직(Wired Logic)으로 사용될 수 있으며, 집적회로에 사용될 경우 칩(Chip)의 크기를 작게할 수 있는 효과가 있다.As described above, the wired OR logic gate circuit according to the present invention can be used as a wired logic requiring high speed because the path applied from the input to the output goes through only two steps. There is an effect that can reduce the size of the chip (Chip).
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019910000518U KR0117117Y1 (en) | 1991-01-15 | 1991-01-15 | Wired or logic gate circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019910000518U KR0117117Y1 (en) | 1991-01-15 | 1991-01-15 | Wired or logic gate circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR920015882U KR920015882U (en) | 1992-08-17 |
| KR0117117Y1 true KR0117117Y1 (en) | 1998-06-01 |
Family
ID=19309804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019910000518U KR0117117Y1 (en) | 1991-01-15 | 1991-01-15 | Wired or logic gate circuit |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0117117Y1 (en) |
-
1991
- 1991-01-15 KR KR2019910000518U patent/KR0117117Y1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR920015882U (en) | 1992-08-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR870006701A (en) | Output buffer and control circuit providing output limit current ratio | |
| KR910019343A (en) | Input circuit | |
| KR910003940A (en) | Semiconductor integrated circuit | |
| KR890013862A (en) | Voltage level conversion circuit | |
| KR870009553A (en) | Logic circuit | |
| DE3672425D1 (en) | C-MOS INPUT CIRCUIT. | |
| KR930020850A (en) | Level conversion circuit | |
| KR900001026A (en) | Semiconductor circuits and signal processing systems using them | |
| KR940017217A (en) | Input circuitry for receiving input signals at the TTL level | |
| KR970031348A (en) | Exclusive Oa / Noargate Circuits | |
| KR0117117Y1 (en) | Wired or logic gate circuit | |
| KR970003924A (en) | Semiconductor device | |
| KR0117118Y1 (en) | Wired and logic gate circuit | |
| KR960036330A (en) | Logic gate circuit and digital integrated circuit | |
| KR0117119Y1 (en) | Wired nor logic gate cirucit | |
| KR0117120Y1 (en) | Wired nand logic gate circuit | |
| KR930005023A (en) | High speed sensing device of semiconductor memory | |
| KR960027331A (en) | Buffer circuit and bias circuit | |
| KR950029773A (en) | Voltage Level Detection Circuit and Semiconductor Memory | |
| KR950015749A (en) | Power Delay Circuit of Semiconductor Memory Device | |
| KR0172405B1 (en) | Audio device for parallel output | |
| JPS6182532A (en) | Inverter circuit | |
| KR19980021470A (en) | Level shift circuit | |
| KR940005872Y1 (en) | Output buffer | |
| KR930001208A (en) | Low Noise Data Output Buffer |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| J2X1 | Appeal (before the patent court) |
Free format text: APPEAL AGAINST DECISION TO DECLINE REFUSAL |
|
| E902 | Notification of reason for refusal | ||
| B701 | Decision to grant | ||
| REGI | Registration of establishment | ||
| FPAY | Annual fee payment |
Payment date: 20041230 Year of fee payment: 8 |
|
| EXPY | Expiration of term |