KR0116915Y1 - Dynamic memory - Google Patents

Dynamic memory

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KR0116915Y1
KR0116915Y1 KR2019930028885U KR930028885U KR0116915Y1 KR 0116915 Y1 KR0116915 Y1 KR 0116915Y1 KR 2019930028885 U KR2019930028885 U KR 2019930028885U KR 930028885 U KR930028885 U KR 930028885U KR 0116915 Y1 KR0116915 Y1 KR 0116915Y1
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박춘호
이현철
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정장호
엘지정보통신 주식회사
이준
한국전기통신공사
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Abstract

본 고안은 전전자 교환기내의 동적메모리 디코더 회로에 관한 것으로 특히, 소정갯수의 온/오프 동작제어신호를 발생시키는 게이트 어레이 로직과, 데이타 입력단에 전전자 교환기내의 중앙처리장치에서 출력되는 2비트에서 21비트까지의 어드레스 데이타중 제7 비트에서 제21 비트까지의 홀수비트를 인가받고 온/오프 제어신호 입력단에 상기 게이트 어레이 로직에서 출력되는 제1 온/오프 동작제어신호를 인가받아 제어신호에 따라 데이타 입력단에 인가되는 데이타를 출력하는 제1 버퍼와 데이타 입력단에 상기 중앙처리장치에서 출력되는 어드레스 데이타중 제6 비트에서 제20 비트까지의 짝수비트를 인가받고 온/오프 제어신호 입력단에 상기 게이트 어레이 로직에서 출력되는 제1 온/오프 동작제어신호를 인가받아 제어신호에 따라 데이타 입력단에 인가되는 데이타를 출력하는 제2 버퍼 및 제1, 2 데이타 입력단에 상기 중앙처리장치에서 출력되는 어드레스 데이타중 제3 비트와 제5 비트를 인가받고 제1 온/오프 제어신호 입력단에 상기 게이트 어레이 로직에서 출력되는 제1 온/오프 동작제어신호를 인가받아 제어신호에 따라 제1, 2 데이타 입력단에 인가되는 데이타를 출력하며 제3, 4 데이타 입력단에 중앙처리장치에서 출력되는 어드레스 데이타중 제2 비트와 제4 비트를 인가받고 제2 온/오프 제어신호 입력단에 상기 게이트 어레이 로직에서 출력되는 제2 온/오프 동작제어신호를 인가받아 제어신호에 따라 제3,4 데이타 입력단에 인가되는 데이타를 출력하는 이원화 버퍼를 포함하여 상기 동적메모리에 홀수 어드레스 데이타가 인에이블 되어진 후 짝수 어드레스 데이타가 인에이블 되어지도록 하는 것을 특징으로 하는 동적메모리 디코더 회로를 제공하여 어드레스 데이타를 인가받아 짝수 또는 홀수 어드레스 데이타로 구별하여 출력하기 위한 신호선택요소인 셀렉터/멀티플렉서를 사용하던 종래의 방식에 비하여 시스템의 전반적인 효율이 상승하면서도 생산원가를 감소시키는 효과가 있다.The present invention relates to a dynamic memory decoder circuit in an all-electronic exchange, and more particularly, to gate array logic for generating a predetermined number of on / off operation control signals, and two bits outputted from a central processing unit in the all-electronic exchange to a data input terminal. Is applied to the control signal by receiving the first on / off operation control signal output from the gate array logic to the on / off control signal input terminal. Accordingly, the first buffer for outputting the data applied to the data input terminal and the even bit from the sixth bit to the 20th bit of the address data output from the central processing unit are applied to the data input terminal, and the gate is connected to the on / off control signal input terminal. Data input terminal according to the control signal by receiving the first on / off operation control signal output from the array logic The third and fifth bits of the address data output from the CPU are applied to the second buffer and the first and second data input terminals for outputting the applied data, and the gate array logic is applied to the first on / off control signal input terminal. A second bit of address data output from the central processing unit to the first and second data inputs according to the control signal by receiving the first on / off operation control signal output from the second and fourth data inputs And a fourth bit and a second on / off operation control signal output from the gate array logic to a second on / off control signal input terminal to output data applied to the third and fourth data input terminals according to the control signal. And an even address data is enabled after the odd address data is enabled in the dynamic memory. Although the overall efficiency of the system is increased compared to the conventional method using a selector / multiplexer, which is a signal selection element for receiving address data and distinguishing and outputting even or odd address data by receiving address data, It has the effect of reducing the cost of production.

Description

동적메모리 디코더 회로Dynamic memory decoder circuit

제1 도는 종래 동적메모리 디코더 회로의 블럭 구성도1 is a block diagram of a conventional dynamic memory decoder circuit

제2 도는 본 고안에 따른 동적메모리 디코더 회로의 블럭 구성도2 is a block diagram of a dynamic memory decoder circuit according to the present invention.

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

10A,B,C : 셀렉터/멀티플렉서20 : 동적메모리10A, B, C: Selector / Multiplexer 20: Dynamic Memory

30A,B,C,D : 버퍼30A, B, C, D: Buffer

본 고안은 전전자 교환기내의 동적메모리 디코더 회로에 관한 것으로, 특히 동적메모리(DRAM)에 어드레스를 인가하기 위해 구비되어 있는 신호선택요소를 사용하지 않고서 버페 제어신호를 이원화하여 억세스 시간을 개선한 동적메모리 디코더 회로에 관한 것이다.The present invention relates to a dynamic memory decoder circuit in an all-electronic exchange, and more particularly, to improve access time by dualizing a buffer control signal without using a signal selection element provided for applying an address to a dynamic memory (DRAM). A memory decoder circuit is provided.

일반적으로, 종래의 동적메모리 디코더 회로는 첨부한 제1 도에 도시되어 있는 바와 같이 셀렉터/멀티플렉서(10A,B,C)와, 버퍼(30A,B,C) 및 동적메모리(20)등의 구성요소를 구비하고 있으며, 각각의 구성요소들은 어드레스 버스와 인에이블 선택신호로 연결 구성되어 있는데, 상기 동적메모리(20)을 읽고/쓰기 위해서는 필요한 몇가지 신호들과 그 동작에 대하여 설명하면 다음과 같다.In general, a conventional dynamic memory decoder circuit includes a selector / multiplexer 10A, B, C, buffers 30A, B, C, dynamic memory 20, and the like, as shown in FIG. Each element is connected to an address bus and an enable selection signal. Several signals necessary for reading / writing the dynamic memory 20 and operations thereof will be described below.

상기 동적메모리(20)을 읽고/쓰기 위해서는 우선적으로 상기 동적메모리(20)에 RAS(가로주소 선택신호: ROW Address strobe)신호가 인에이블되어진 후 CAS(세로주소 선택신호: Column address strobe)신호가 인에이블되어야만 어드레스 데이타가 유효하게 된다.In order to read / write the dynamic memory 20, a RAS (row address strobe) signal is first enabled in the dynamic memory 20, and then a CAS (vertical address selection signal: column address strobe) signal is applied. Only when enabled is the address data valid.

그러므로, 제1 도에 도시되어 있는 바와 같이 셀렉터/멀티플렉서(10A,B,C)는 임의의 디바이스(예를들어, 중앙처리장치: 도시하지 않았음)에서 인가되는 어드레스 데이타(2비트에서 21비트까지)를 짝수 어드레스 데이타와 홀수 어드레스 데이타로 구별하여 출력하여야 하는데, 이때 상기 셀렉터/멀티플렉서(10A,B,C)는 출력 선택신호 입력단(S)에 인가되는 제어신호의 상태에 따라 상술한 바와 같은 동작을 수행한다. 즉, 상기 출력 선택신호 입력단(S)에 인가되는 신호의 상태가 하이상태인 경우는 홀수 어드레스 데이타를 출력하고 로우상태인 경우에는 짝수 어드레스 데이타를 출력하는 것이다.Therefore, as shown in FIG. 1, the selectors / multiplexers 10A, B, and C are used for address data (2 bits to 21 bits) applied from an arbitrary device (e.g., a central processing unit: not shown). ) And the selector / multiplexer 10A, B, and C are output as described above according to the state of the control signal applied to the output selection signal input terminal S. Perform the action. That is, when the state of the signal applied to the output selection signal input terminal S is high, odd address data is output, and when low, the even address data is output.

상기 출력 선택신호 입력단(S)에 인가되는 신호의 상태에 따라 인가받은 행열 형태의 어드레스 데이타를 짝수 또는 홀수 어드레스 데이타로 구별하여 출력하여야 하는 상기 셀렉터/멀티플렉서(10A,B,C)의 출력신호는 버퍼(30A,B,C)를 통하여 상기 동적메모리(20)의 어드레스 데이타 입력단에 인가되며, 이때 상기 동적메모리(20)는 리드/라이트(READ/WRITE)신호의 인에이블 상태에 따라서 읽기 또는 쓱의 동작을 수행한다.According to the state of the signal applied to the output selection signal input terminal S, the output signals of the selector / multiplexers 10A, B, and C which are required to distinguish and output the address data in the form of an applied matrix form into even or odd address data. It is applied to the address data input terminal of the dynamic memory 20 through buffers 30A, B, and C. At this time, the dynamic memory 20 is read or written according to the enable state of the READ / WRITE signal. Performs the operation of.

상기와 같이 동작하는 종래의 동적메모리 디코더 회로를 사용하면 상기 셀렉터/멀티플렉서(10A,B,C)의 출력신호는 상기 버퍼(30A,B,C)를 통하여 상기 동적메모리(20)의 어드레스 데이타 입력단에 인가되므로, 상기 셀렉터/멀티플렉서(10A,B,C,)의 구동에 오차가 발생하는 경우를 제외하고 통상적으로, 상기 동적메모리(20)에 인가되는 어드레스 데이타가 유효한 상태에서도 불필요한 다단의 지연시간이 발생되게 된다.When a conventional dynamic memory decoder circuit operating as described above is used, an output signal of the selector / multiplexer 10A, B, and C is input to the address data input terminal of the dynamic memory 20 through the buffers 30A, B, and C. In general, except when an error occurs in driving of the selector / multiplexer 10A, B, C, the multi-stage delay time is unnecessary even when the address data applied to the dynamic memory 20 is valid. Will be generated.

따라서, 상술한 바와 같은 메모리 억세스과정의 지연시간이 중앙처리장치의 프로그램 수행능력에도 영향을 미치게 되므로 시스템의 처리속도를 중요시 하는 현 소비자들의 추세를 미루어보아 시스템의 전반적인 효율에 저하를 가져오는 문제점이 발생되었으며, 또한 회로의 구성이 복잡하므로 생산원가의 측면에서도 원가상승의 문제점이 발생되었다.Therefore, the delay time of the memory access process as described above also affects the program execution capability of the central processing unit. Therefore, considering the trend of the current consumers who value the processing speed of the system, the overall efficiency of the system is reduced. In addition, since the circuit configuration is complicated, a problem of cost increase occurs in terms of production cost.

상기와 같은 문제점을 해결하기 위한 본 고안의 목적은 어드레스 데이타를 인가받아 짝수 또는 홀수 어드레스 데이타로 구별하여 출력하기 위한 신호선택 요소인 셀렉터/멀티플렉서를 사용하지 않으므로서 기존의 회로에 비해 회로를 구성하는 소자를 줄이면서도 버퍼 제어신호를 이원화하여 행열 형태의 어드레스 데이타를 짝수 또는 홀수 어드레스 데이타로 구별할 수 있는 동적메모리 디코더 회로를 제공하는데 있다.An object of the present invention for solving the above problems is to configure the circuit compared to the conventional circuit without using a selector / multiplexer, which is a signal selection element for outputting the address data by distinguishing it into even or odd address data. The present invention provides a dynamic memory decoder circuit capable of distinguishing matrix address data into even or odd address data by dualizing buffer control signals while reducing the number of devices.

상기 목적을 달성하기 위한 본 고안의 특징은, 전전가 교환기내의 동적메모리 디코더 회로에 있어서, 소정갯수의 온/오프 동작제어신호를 발생시키는 게이트 어레이 로직과, 데이타 입력단에 전전자 교환기내의 중앙처리장치에서 출력되는 2비트에서 21비트까지의 어드레스 데이타중 제7 비트에서 제21 비트까지의 홀수비트를 인가받고 온/오프 제어신호 입력단에 상기 게이트 어레이 로직에서 출력되는 제1 온/오프 동작제어신호를 인가받아 제어신호에 따라 데이타 입력단에 인가되는 데이타를 출력하는 제1 버퍼와, 데이타 입력단에 상기 중앙처리장치에서 출력되는 어드레스 데이타중 제6 비트에서 제20 비트까지의 짝수비트를 인가받고 온/오프 제어신호 입력단에 상기 게이트 어레이 로직에서 출력되는 제1 온/오프 동작제어신호를 인가받아 제어신호에 따라 데이타 입력단에 인가되는 데이타를 출력하는 제2 버퍼 및 제1,2 데이타 입력단에 상기 중앙처리장치에서 출력되는 어드레스 데이타중 제3 비트와 제5 비트를 인가받고 제1 온/오프 제어신호 입력단에 상기 게이트 어레이 로직에서 출력되는 제1 온/오프 동작 제어신호를 인가받아 제어신호에 따라 제1,2 데이타 입력단에 인가되는 데이타를 출력하며 제3,4 데이타 입력단에 중앙처리장치에서 출력되는 어드레스 데이타중 제2 비트와 제4 비트를 인가받고 제2 온/오프 제어신호 입력단에 상기 게이트 어레이 로직에서 출력되는 제2 온/오프 동작제어신호를 인가받아 제어신호에 따라 제3,4 데이타 입력단에 인가되는 데이타를 출력하는 이원화 버퍼를 포함하여 상기 동적메모리에 홀수 어드레스 데이타가 인에이블 되어진후 짝수 어드레스 데이타가 인에이블 되어지도록 하는데 있다.A feature of the present invention for achieving the above object is a dynamic memory decoder circuit in a full-voltage exchanger, comprising: gate array logic for generating a predetermined number of on / off operation control signals, and central processing in the all-electronic exchange at a data input stage. A first on / off operation control signal output from the gate array logic to an on / off control signal input terminal by receiving an odd bit of seventh to twenty-first bits among 2 to 21 bits of address data output from the device. Is applied to the first buffer for outputting data applied to the data input terminal according to the control signal, and even-numbered bits of sixth to 20th bits of the address data output from the CPU are applied to the data input terminal. The control signal is received by applying a first on / off operation control signal output from the gate array logic to an off control signal input terminal. A second buffer for outputting data applied to a data input terminal according to a call and a third bit and a fifth bit of address data output from the CPU to the first and second data input terminals and receiving a first on / off control signal. A first on / off operation control signal output from the gate array logic is applied to an input terminal to output data applied to the first and second data input terminals according to the control signal, and is output from the central processing unit to the third and fourth data input terminals. The second and fourth bits of address data are applied to the second on / off control signal input terminal, and the second on / off operation control signal output from the gate array logic is applied to the third and fourth data input terminals according to the control signal. Even address data is stored after the odd address data is enabled in the dynamic memory, including a binary buffer for outputting data applied to the dynamic memory. Is to be enabled.

이하, 첨부한 도면을 참조하여 본 고안에 따른 바람직한 일 실시예를 설명한다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment according to the present invention.

제2 도는 본 고안에 따른 동적메모리 디코더 회로의 블럭 구성도로서, 데이타 입력단에 중앙처리장치(도시하지 않았음)에서 출력되는 어드레스 데이타(2)비트에서 21비트까지)중 제7 비트에서 제21 비트까지의 홀수비트를 인가받고 온/오프 제어신호 입력단에 게이트 어레이 로직(Gate Arrey logic: 도시하지 않았음)에서 출력되는 COLAD신호를 인가받아 제어신호에 따라 데이타 입력단에 인가되는 데이타를 출력하는 제1 버퍼(30A)와, 데이타 입력단에 중앙처리장치에서 출력되는 어드레스 데이타(2비트에서 21비트까지)중 제6 비트에서 제20 비트까지의 짝수비트를 인가받고 온/오프 제어신호 입력단에 상기 게이트 어레이 로직에서 출력되는 COLAD신호를 인가받아 제어신호에 따라 데이타 입력단에 인가되는 데이타를 출력하는 제2 버퍼(30A)와, 제1,2데이타 입력단에 중앙처리장치에서 출력되는 어드레스 데이타(2비트에서 21비트까지)중 제3 비트와 제5 비트를 인가받고 제1 온/오프 제어신호 입력단에 상기 게이트 어레이 로직에서 출력되는 ICOLAD신호를 인가받아 제어신호에 따라 제1,2 데이타 입력단에 인가되는 데이타를 출력하며 제3,4 데이타 입력단에 중앙처리장치에서 출력되는 어드레스 데이타(2비트에서 21비트까지)중 제2 비트와 제4 비트를 인가받고 제2 온/오프 제어신호 입력단에 상기 게이트 어레이 로직에서 출력되는 COLAD신호를 인가받아 제어신호에 따라 제3,4 데이타 입력단에 인가되는 데이타를 출력하는 이원화버퍼(30D) 및 상기 게이트 어레이 로직의 출력신호에 따라 온/오프 동작하는 상기 제1, 제2 버퍼(10A, 10B)와 이원화 버퍼(10D)의 출력신호를 어드레스 데이타 입력단에 인가받는 동적메모리(20)로 구성되어 있다.FIG. 2 is a block diagram of a dynamic memory decoder circuit according to the present invention, in which seventh to twenty-first bits of address data (2) to 21 bits output from a central processing unit (not shown) are input to a data input terminal. An odd bit up to a bit is applied, and a COLAD signal output from a gate array logic (not shown) is applied to an on / off control signal input terminal to output data applied to the data input terminal according to the control signal. One buffer 30A and an even bit of sixth to twenty bits of address data (from two bits to 21 bits) output from the central processing unit at the data input terminal are received, and the gate is connected to the on / off control signal input terminal. A second buffer 30A that receives the COLAD signal output from the array logic and outputs data applied to the data input terminal according to the control signal, and first and second data input terminals The third and fifth bits of the address data (from 2 bits to 21 bits) output from the central processing unit are applied, and the control signal is supplied with the ICOLAD signal output from the gate array logic to the first on / off control signal input terminal. Outputs the data applied to the first and second data input terminals and receives the second and fourth bits of the address data (from 2 to 21 bits) output from the central processing unit to the third and fourth data input terminals. A binary buffer 30D for receiving a COLAD signal output from the gate array logic to an on / off control signal input terminal and outputting data applied to the third and fourth data input terminals according to a control signal and an output signal of the gate array logic. The output signals of the first and second buffers 10A and 10B and the dualization buffer 10D that are turned on / off by the dynamic memory 20 are applied to the address data input terminal. It is made.

상기와 같이 구성되는 고안에 따른 동적메모리 디코더 회로의 바람직한 일실시예를 설명한다.A preferred embodiment of the dynamic memory decoder circuit according to the inventive constitution as described above will be described.

상기 동적메모리(20)을 읽고/쓰기 위해서는, 우선적으로, 상기 동적메모리(20)에 RAS(가로주소 선택신호: ROW Address strobe)신호가 인에이블되어진 후 CAS(세로주소 선택신호: Column address strobe)신호가 인에이블되어야만 어드레스 데이타가 유효하게 된다.In order to read / write the dynamic memory 20, first, a RAS (row address strobe) signal is enabled in the dynamic memory 20, and then CAS (vertical address selection signal: column address strobe) is enabled. The address data is valid only when the signal is enabled.

그러므로, 게이트 어레이 로직에서는 상기 제1, 제2 버퍼(30A,30B)와 이원화 버퍼(30D)를 통하여 상기 버퍼(30A,30B,30D)에 인가되는 어드레스 데이타(2비트에서 21비트까지)를 짝수 어드레스 데이타와 홀수 어드레스 데이타로 구별하며 홀수 어드레스 데이타를 출력하기 위하여 ICOLAD신호를 하이상태로 전환시킨다. 이때, 상기 게이트 어레이 로직의 다른 출력신호인 COLAD신호는 상기 ICOLAD신호와 반대이므로 로우상태를 유지한다.Therefore, in the gate array logic, even address data (from 2 bits to 21 bits) applied to the buffers 30A, 30B and 30D through the first and second buffers 30A and 30B and the dualization buffer 30D is even. It distinguishes between address data and odd address data, and turns the ICOLAD signal high to output odd address data. At this time, the COLAD signal, which is another output signal of the gate array logic, is opposite to the ICOLAD signal and thus remains low.

상기 게이트 어레이 로직의 ICOLAD신호를 온/오프 제어신호 입력단에 인가 받는 제1 버퍼(30A)와 제1 온/오프 제어신호 입력단에 인가받는 이원화 버퍼(30D)는 데이타 입력단에 인가되는 2비트에서 21비트까지의 어드레서 데이타중 홀수 데이타를 출력한다.The first buffer 30A that receives the ICOLAD signal of the gate array logic to the on / off control signal input terminal and the dualization buffer 30D that is applied to the first on / off control signal input terminal are 21 in 2 bits applied to the data input terminal. Odd data is output from the address data up to the bit.

상기와 같이 홀수 어드레스 데이타가 출력되면 상기 게이트 어레이 로직에서 출력되는 ICOLAD신호는 로우상태로 전환되며, 그로 인하여 COLAD신호는 하이상태로 전환된다.As described above, when the odd address data is output, the ICOLAD signal output from the gate array logic is switched to a low state, and thus the COLAD signal is switched to a high state.

이때, 상기 게이트 어레이 로직의 COLAD신호를 온/오프 제어신호 입력단에 인가받는 제2 버퍼(30B)와 제2 온/오프 제어신호 입력단에 인가받은 이원화 버퍼(30D)는 데이타 입력단에 인가되는 2비트에서 21비트까지의 어드레스 데이타중 짝수 데이타를 출력한다.At this time, the second buffer 30B receiving the COLAD signal of the gate array logic to the on / off control signal input terminal and the dualization buffer 30D applied to the second on / off control signal input terminal are two bits applied to the data input terminal. Outputs even data from address data up to 21 bits.

상기와 같이 버퍼들의 동작에 의하여 상기 동적메모리(20)는 RAS신호 즉, 홀수 어드레스 데이타가 인에이블 되어진후 CAS신호 즉, 짝수 어드레스 데이타가 인에이블 되어지므로서 인가되는 어드레스 데이타가 유효하게 되어 상기 중앙처리장치가 상기 동적메모리(20)에 데이타를 저장하거나 저장되어 있는 데이타를 억세스 가능하게 된다.By the operation of the buffers as described above, the dynamic memory 20 receives the RAS signal, that is, the odd address data, and then the CAS signal, that is, the address data applied as the even address data is enabled. The processing device stores data in the dynamic memory 20 or makes the data accessible accessible.

상술한 바와 같이 동작하는 본 고안에 따른 동적메모리 디코더 회로를 제공하여 어드레스 데이타를 인가받아 짝수 또는 홀수 어드레스 데이타로 구별하여 출력하기 위한 신호선택요소인 셀렉터/멀티플렉서를 사용하던 종래의 방식에 비하여 시스템의 전반적인 효율이 상승하면서도 생산원가를 감소시키는 효과가 있다.By providing a dynamic memory decoder circuit according to the present invention operating as described above and receiving address data and using a selector / multiplexer, which is a signal selection element for distinguishing and outputting even or odd address data, The overall efficiency is increased, but the production cost is reduced.

Claims (1)

전전자 교환기내의 동적메모리 디코더 회로에 있어서,In a dynamic memory decoder circuit in an all-electronic exchange, 소정갯수의 온/오프 동작제어신호를 발생시키는 게이트 어레이 로직과;Gate array logic for generating a predetermined number of on / off operation control signals; 데이타 입력단에 전전자 교환기내의 중앙처리장치에서 출력되는 2비트에서 21비트까지의 어드레스 데이타중 제7 비트에서 제21 비트까지의 홀수비트를 인가받고 온/오프 제어신호 입력단에 상기 게이트 어레이 로직에서 출력되는 제1 온/오프 동작제어신호를 인가받아 제어신호에 따라 데이타 입력단에 인가되는 데이타를 출력하는 제1 버퍼와;The odd-numbered bits of the seventh to twenty-first bits of the 2-bit to 21-bit address data output from the central processing unit in the electronic switching system are applied to the data input terminal, and the gate array logic is applied to the on / off control signal input terminal. A first buffer receiving the output first on / off operation control signal and outputting data applied to the data input terminal according to the control signal; 데이타 입력단에 상기 중앙처리장치에서 출력되는 어드레스 데이타중 제6 비트에서 제20 비트까지의 짝수비트를 인가받고 온/오프 제어신호 입력단에 상기 게이트 어레이 로직에서 출력되는 제1 온/오프 동작제어신호를 인가받아 제어신호에 따라 데이타 입력단에 인가되는 데이타를 출력하는 제2 버퍼; 및An even bit of sixth to twentieth bits of the address data output from the CPU is applied to a data input terminal, and a first on / off operation control signal output from the gate array logic is input to an on / off control signal input terminal. A second buffer configured to receive data to be output to the data input terminal according to a control signal; And 제1,2, 데이타 입력단에 상기 중앙처리장치에서 출력되는 어드레스 데이타중 제3 비트와 제5 비트를 인가받고 제1 온/오프 제어신호 입력단에 상기 게이트 어레이로직에서 출력되는 제1 온/오프 동작제어신호를 인가받아 제어신호에 따라 제1,2데이타 입력단에 인가되는 데이타를 출력하며 제3,4 데이타 입력단에 중앙처리장치에서 출력되는 어드레스 데이타중 제2 비트와 제4 비트를 인가받고 제2 온/오프 제어신호 입력단에 상기 게이트 어레이 로직에서 출력되는 제2 온/오프 동작제어신호를 인가받아 제어신호에 따라 제3,4 데이타 입력단에 인가되는 데이타를 출력하는 이원화 버퍼를 포함하여 상기 동적메모리에 홀수 어드레스 데이타가 인에이블 되어진후 짝수 어드레스 데이타가 인에이블 되어지도록 하는 것을 특징으로 하는 동적메모리 디코더 회로.A first on / off operation of receiving first and second bits of address data output from the CPU at a first and second data input terminals and outputting the gate array logic to a first on / off control signal input terminal; Receives a control signal and outputs data applied to the first and second data input terminals according to the control signal, and receives a second bit and a fourth bit of the address data output from the CPU to the third and fourth data input terminals. The dynamic memory including a dual buffer configured to receive a second on / off operation control signal output from the gate array logic to an on / off control signal input terminal and to output data applied to the third and fourth data input terminals according to a control signal; After the odd address data is enabled, the dynamic memory decoder circuit enables the even address data to be enabled. .
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