JPWO2020096817A5 - - Google Patents

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Description

[結論]
前述の実施形態は、発明の明確な理解のために多少詳しく説明されているが、一定の変更及び修正を添付の特許請求の範囲の範囲内で実施できることは明らかであろう。本実施形態に係るプロセス、システム、装置の実装には多くの代替方法があることに留意すべきである。したがって、本実施形態は、限定的ではなく例示的であると見なされるべきであり、実施形態は、本明細書に述べられる詳細に限定されるべきではない。
本発明は、たとえば、以下のような態様で実現することもできる。
適用例1:
方法であって、
ターゲット層上にパターン化したエッチングマスクを有する半導体基板を用意することであって、前記パターン化したエッチングマスクが、間隔をあけて配置したポジ型フィーチャを含み、間隔をあけて配置した各ポジ型フィーチャが、フィールド領域と側壁とを有する、半導体基板を用意することと、
前記ターゲット層に対して、前記間隔をあけて配置したポジ型フィーチャの前記フィールド領域上に選択的に垂直成長マスクを堆積することと、を具備する方法。
適用例2:
適用例1の方法であって、前記垂直成長マスクが、少なくとも1つのフィーチャを含み、前記垂直成長マスクの前記少なくとも1つのフィーチャの限界寸法が、前記パターン化したエッチングマスクの対応する間隔をあけて配置したポジ型フィーチャの限界寸法と実質的に等しい、方法。
適用例3:
適用例1の方法であって、さらに、前記パターン化したエッチングマスクと前記垂直成長マスクとの両方をマスクとして用いて、前記ターゲット層をエッチングすることを具備する、方法。
適用例4:
適用例3の方法であって、前記垂直成長マスクの前記堆積と前記ターゲット層の前記エッチングとが同時に行われる、方法。
適用例5:
適用例1の方法であって、前記垂直成長マスクの前記間隔をおいて配置したポジ型フィーチャ間の空間の大きさが、前記パターン化したエッチングマスクの前記間隔をあけて配置したポジ型フィーチャ間の空間の大きさと実質的に同じである、方法。
適用例6:
方法であって、
ターゲット層上にパターン化したエッチングマスクを有する半導体基板を用意することであって、前記パターン化したエッチングマスクが、間隔をあけて配置したポジ型フィーチャを含み、間隔をあけて配置した各ポジ型フィーチャが、第1限界寸法と、フィール領域と、側壁とを有するようにした半導体基板を用意することと、
ターゲット層に対して、対応する間隔をあけて配置したポジ型フィーチャの前記フィールド領域上に第2限界寸法を有するマスクを堆積することと、を具備し、
前記マスクの堆積厚さが増加したときに前記第2限界寸法が前記第1限界寸法の約150%内に維持されるように、前記マスクを堆積する、方法。
適用例7:
方法であって、
ターゲット層上にパターン化したエッチングマスクを有する半導体基板を用意することであって、前記パターン化したエッチングマスクが、間隔をあけて配置したポジ型フィーチャを含み、間隔をあけて配置した各ポジ型フィーチャがフィール領域と側壁とを有するようにした半導体基板用意工程と、
前記ターゲット層に対して、前記間隔をあけて配置したポジ型フィーチャの前記フィード領域上に垂直に選択的に成長させたタングステン含有マスクを堆積することと、を具備する方法。
適用例8:
方法であって、
炭素含有ターゲット層と、反射防止層と、パターン化したフォトレジストを具備する半導体基板を用意することと、
前記反射防止層をパターニングして、パターン化した反射防止マスクを形成することと、
前記半導体基板をタングステン含有前駆材料に曝露し、複数の条件の下、プラズマに点火してタングステン含有マスクを選択的に堆積し、前記パターン化した反射防止マスクのフィールド領域上に、パターン化したタングステン含有マスクを形成することと、
前記パターン化した反射防止マスクと前記パターン化したタングステン含有マスクとを用いて、前記炭素含有ターゲット層をパターニングすることと、を具備する方法。
適用例9:
方法であって、
ターゲット層と、第1限界寸法を有するパターン化したエッチングマスクとを含む半導体基板を用意することと、
前記半導体基板を、タングステン含有前駆材料と、アルゴンガス及び水素ガスの混合物とから、約100W~約500W間のプラズマ出力を用いて発生したプラズマに、約160℃より低い基板温度で曝露することによって、前記パターン化したエッチングマスク上に、第2限界寸法を有するタングステン材料を形成することと、を具備する方法であって、
前記第2限界寸法が、前記第1限界寸法の約150%内である、方法。
適用例10:
装置であって、
基板を保持するための台座を含む反応チャンバーと、
前記反応チャンバーに結合され、プラズマを発生するように構成されたプラズマ源と、
前記反応チャンバーに結合される1以上の第1ガス流入口と、
前記反応チャンバーに結合される第2ガス流入口と、
コントローラであって、以下の
タングステン含有前駆材料と、アルゴン及び水素ガスの混合物とを導入させる処理と、
約100W~約500W間のプラズマ出力を用いて、前記プラズマを発生させる処理と、
前記台座の温度を160℃より低い温度に設定する処理と、
を行わせるための命令を具備する、コントローラと、を具備する装置。
[Conclusion]
Although the foregoing embodiments have been described in some detail for a clear understanding of the invention, it will be apparent that certain changes and modifications may be practiced within the scope of the appended claims. It should be noted that there are many alternative ways of implementing the processes, systems and apparatus according to the present embodiments. Accordingly, the embodiments are to be considered illustrative rather than restrictive, and embodiments are not to be limited to the details set forth herein.
The present invention can also be implemented in the following aspects, for example.
Application example 1:
a method,
providing a semiconductor substrate having an etch mask patterned on a target layer, the patterned etch mask comprising spaced positive tone features, each spaced positive tone feature; providing a semiconductor substrate, wherein the features have field regions and sidewalls;
depositing a vertical growth mask selectively over the field regions of the spaced positive tone features relative to the target layer.
Application example 2:
The method of Application 1, wherein the vertical growth mask includes at least one feature, and wherein a critical dimension of the at least one feature of the vertical growth mask is spaced from a corresponding spacing of the patterned etch mask. A method substantially equal to the critical dimension of the placed positive feature.
Application example 3:
The method of Application 1, further comprising etching the target layer using both the patterned etch mask and the vertical growth mask as masks.
Application example 4:
The method of Application 3, wherein said deposition of said vertical growth mask and said etching of said target layer are performed simultaneously.
Application example 5:
The method of Application 1, wherein the size of the space between the spaced positive features of the vertical growth mask is the size between the spaced positive features of the patterned etch mask. is substantially the same as the spatial dimension of the method.
Application example 6:
a method,
providing a semiconductor substrate having an etch mask patterned on a target layer, the patterned etch mask comprising spaced positive tone features, each spaced positive tone feature; providing a semiconductor substrate wherein the feature has a first critical dimension, a field region, and sidewalls;
depositing a mask having a second critical dimension over the field region of correspondingly spaced positive tone features relative to the target layer;
depositing the mask such that the second critical dimension remains within about 150% of the first critical dimension as the deposited thickness of the mask increases.
Application example 7:
a method,
providing a semiconductor substrate having an etch mask patterned on a target layer, the patterned etch mask comprising spaced positive tone features, each spaced positive tone feature; preparing a semiconductor substrate such that the features have field regions and sidewalls;
depositing a vertically selectively grown tungsten-containing mask over the feed regions of the spaced positive features relative to the target layer.
Application example 8:
a method,
providing a semiconductor substrate comprising a carbon-containing target layer, an antireflective layer, and a patterned photoresist;
patterning the antireflective layer to form a patterned antireflective mask;
exposing the semiconductor substrate to a tungsten-containing precursor material, igniting a plasma under a plurality of conditions to selectively deposit a tungsten-containing mask; forming a containment mask;
and patterning the carbon-containing target layer using the patterned anti-reflective mask and the patterned tungsten-containing mask.
Application example 9:
a method,
providing a semiconductor substrate including a target layer and a patterned etch mask having a first critical dimension;
by exposing the semiconductor substrate to a plasma generated from a tungsten-containing precursor material and a mixture of argon gas and hydrogen gas using a plasma power of between about 100 W and about 500 W at a substrate temperature of less than about 160.degree. and forming a tungsten material having a second critical dimension on the patterned etch mask, the method comprising:
The method, wherein the second critical dimension is within about 150% of the first critical dimension.
Application example 10:
a device,
a reaction chamber including a pedestal for holding a substrate;
a plasma source coupled to the reaction chamber and configured to generate a plasma;
one or more first gas inlets coupled to the reaction chamber;
a second gas inlet coupled to the reaction chamber;
A controller with the following
a process of introducing a tungsten-containing precursor material and a mixture of argon and hydrogen gases;
generating said plasma with a plasma power between about 100 W and about 500 W;
a process of setting the temperature of the pedestal to a temperature lower than 160°C;
A device comprising a controller comprising instructions for causing:

Claims (20)

方法であって、
ターゲット層上にパターン化したエッチングマスクを有する半導体基板を用意することであって、前記パターン化したエッチングマスクが、間隔をあけて配置したポジ型フィーチャを含み、間隔をあけて配置した各ポジ型フィーチャが、フィールド領域と側壁とを有する、半導体基板を用意することと、
前記ターゲット層に対して、前記間隔をあけて配置したポジ型フィーチャの前記フィールド領域上に選択的に垂直成長マスクを堆積することであって、前記垂直成長マスクの堆積は、実質的に前記ポジ型フィーチャの側壁への堆積なしに前記垂直成長マスクを堆積することを含む、垂直成長マスクの堆積と、を具備する方法。
a method,
providing a semiconductor substrate having an etch mask patterned on a target layer, the patterned etch mask comprising spaced positive tone features, each spaced positive tone feature; providing a semiconductor substrate, wherein the features have field regions and sidewalls;
depositing a vertical growth mask selectively over the field regions of the spaced positive features relative to the target layer, wherein deposition of the vertical growth mask substantially comprises the positive tone features; depositing a vertical growth mask comprising depositing said vertical growth mask without deposition on sidewalls of mold features .
請求項1記載の方法であって、前記垂直成長マスクが、少なくとも1つのフィーチャを含み、前記垂直成長マスクの前記少なくとも1つのフィーチャの限界寸法が、前記パターン化したエッチングマスクの対応する間隔をあけて配置したポジ型フィーチャの限界寸法と実質的に等しい、方法。 2. The method of claim 1, wherein said vertical growth mask includes at least one feature, and wherein a critical dimension of said at least one feature of said vertical growth mask is spaced correspondingly of said patterned etch mask. substantially equal to the critical dimension of the positive feature placed by 請求項1に記載の方法であって、さらに、前記パターン化したエッチングマスクと前記垂直成長マスクとの両方をマスクとして用いて、前記ターゲット層をエッチングすることを具備する、方法。 2. The method of claim 1, further comprising etching the target layer using both the patterned etch mask and the vertical growth mask as masks. 請求項3に記載の方法であって、前記垂直成長マスクの前記堆積と前記ターゲット層の前記エッチングとが同時に行われる、方法。 4. The method of claim 3, wherein said deposition of said vertical growth mask and said etching of said target layer are performed simultaneously. 請求項1に記載の方法であって、前記垂直成長マスクの前記間隔をおいて配置したポジ型フィーチャ間の空間の大きさが、前記パターン化したエッチングマスクの前記間隔をあけて配置したポジ型フィーチャ間の空間の大きさと実質的に同じである、方法。 2. The method of claim 1, wherein the size of the spaces between said spaced positive tone features of said vertical growth mask is equal to said spaced apart positive tone features of said patterned etch mask. A method that is substantially the same as the amount of space between features. 方法であって、
ターゲット層上にパターン化したエッチングマスクを有する半導体基板を用意することであって、前記パターン化したエッチングマスクが、間隔をあけて配置したポジ型フィーチャを含み、間隔をあけて配置した各ポジ型フィーチャが、第1限界寸法と、フィールド領域と、側壁とを有するようにした半導体基板を用意することと、
ターゲット層に対して、対応する間隔をあけて配置したポジ型フィーチャの前記フィールド領域上に第2限界寸法を有するマスクを堆積することであって、実質的に、前記間隔をあけて配置したポジ型フィーチャの側壁への前記マスクの堆積なしに行われ、(i)第1ガスと、(ii)第2ガス及び第3ガスの混合物と、の交互のパルスの1以上のサイクルを用いることを具備する、マスクの堆積と、を具備し、
前記マスクの堆積厚さが増加したときに前記第2限界寸法が前記第1限界寸法の150%内に維持されるように、前記マスクを堆積する、方法。
a method,
providing a semiconductor substrate having an etch mask patterned on a target layer, the patterned etch mask comprising spaced positive tone features, each spaced positive tone feature; providing a semiconductor substrate wherein the feature has a first critical dimension, a field region, and sidewalls;
depositing a mask having a second critical dimension over said field region of corresponding spaced positive features on a target layer , substantially said spaced positive features; without deposition of said mask on sidewalls of mold features, using one or more cycles of alternating pulses of (i) a first gas and (ii) a mixture of a second gas and a third gas. depositing a mask ;
depositing the mask such that the second critical dimension remains within 150 % of the first critical dimension as the deposited thickness of the mask increases.
方法であって、
ターゲット層上にパターン化したエッチングマスクを有する半導体基板を用意することであって、前記パターン化したエッチングマスクが、間隔をあけて配置したポジ型フィーチャを含み、間隔をあけて配置した各ポジ型フィーチャがフィールド領域と側壁とを有するようにした半導体基板用意工程と、
前記ターゲット層に対して、前記間隔をあけて配置したポジ型フィーチャの前記フィールド領域上に垂直に選択的に成長させたタングステン含有マスクを堆積することであって、実質的に、前記間隔をあけて配置したポジ型フィーチャの側壁への堆積なしに行われる、タングステン含有マスクの堆積と、を具備する方法。
a method,
providing a semiconductor substrate having an etch mask patterned on a target layer, the patterned etch mask comprising spaced positive tone features, each spaced positive tone feature; preparing a semiconductor substrate such that the features have field regions and sidewalls;
depositing a vertically selectively grown tungsten-containing mask over the field regions of the spaced positive features relative to the target layer , substantially spaced apart from each other; depositing a tungsten-containing mask without depositing on the sidewalls of the positive tone features located in the first step.
方法であって、
炭素含有ターゲット層と、反射防止層と、パターン化したフォトレジストを具備する半導体基板を用意することと、
前記反射防止層をパターニングして、パターン化した反射防止マスクを形成することと、
前記半導体基板をタングステン含有前駆材料に曝露し、複数の条件の下、プラズマに点火してタングステン含有マスクを選択的に堆積し、前記パターン化した反射防止マスクのフィールド領域上に、パターン化したタングステン含有マスクを形成することと、
前記パターン化した反射防止マスクと前記パターン化したタングステン含有マスクとを用いて、前記炭素含有ターゲット層をパターニングすることと、を具備する方法。
a method,
providing a semiconductor substrate comprising a carbon-containing target layer, an antireflective layer, and a patterned photoresist;
patterning the antireflective layer to form a patterned antireflective mask;
Exposing the semiconductor substrate to a tungsten-containing precursor material, igniting a plasma under a plurality of conditions to selectively deposit a tungsten-containing mask, and depositing patterned tungsten over field regions of the patterned antireflective mask. forming a containment mask;
and patterning the carbon-containing target layer using the patterned anti-reflective mask and the patterned tungsten-containing mask.
方法であって、
ターゲット層と、第1限界寸法を有するパターン化したエッチングマスクとを含む半導体基板を用意することと、
前記半導体基板を、タングステン含有前駆材料の1以上のパルスと、アルゴン及び水素ガスの混合物の1以上のパルスとから、100W~500W間のプラズマ出力を用いて発生したプラズマに、160℃より低い基板温度で曝露することによって、前記パターン化したエッチングマスク上に、第2限界寸法を有するタングステン材料を形成することと、を具備する方法であって、
前記第2限界寸法が、前記第1限界寸法の150%内である、方法。
a method,
providing a semiconductor substrate including a target layer and a patterned etch mask having a first critical dimension;
exposing the semiconductor substrate to a plasma generated from one or more pulses of a tungsten-containing precursor material and one or more pulses of a mixture of argon and hydrogen gases using a plasma power of between 100 W and 500 W at a temperature above 160 °C; forming a tungsten material having a second critical dimension on the patterned etch mask by exposure to a low substrate temperature, the method comprising:
The method, wherein said second critical dimension is within 150 % of said first critical dimension.
装置であって、
基板を保持するための台座を含む反応チャンバーと、
前記反応チャンバーに結合され、プラズマを発生するように構成されたプラズマ源と、
前記反応チャンバーに結合される1以上の第1ガス流入口と、
前記反応チャンバーに結合される第2ガス流入口と、
コントローラであって、以下の
タングステン含有前駆材料と、アルゴン及び水素ガスの混合物とを導入させる処理と、
100W~500W間のプラズマ出力を用いて、前記プラズマを発生させる処理と、
前記台座の温度を160℃より低い温度に設定する処理と、
を行わせるための命令を具備する、コントローラと、を具備する装置。
a device,
a reaction chamber including a pedestal for holding a substrate;
a plasma source coupled to the reaction chamber and configured to generate a plasma;
one or more first gas inlets coupled to the reaction chamber;
a second gas inlet coupled to the reaction chamber;
a controller comprising: introducing a tungsten-containing precursor material and a mixture of argon and hydrogen gases;
generating said plasma with a plasma power between 100 W and 500 W;
a process of setting the temperature of the pedestal to a temperature lower than 160°C;
A device comprising a controller comprising instructions for causing:
請求項1に記載の方法であって、 2. The method of claim 1, wherein
前記垂直成長マスクを堆積することは、(i)第1ガスと、(ii)第2ガス及び第3ガスの混合物と、の1以上のパルスのサイクルを用いることを具備する、方法。 The method wherein depositing the vertical growth mask comprises using cycles of one or more pulses of (i) a first gas and (ii) a mixture of a second gas and a third gas.
請求項11に記載の方法であって、 12. The method of claim 11, wherein
前記第1ガスは、タングステン含有前駆体を含み、前記第2ガス及び第3ガスの混合物は、アルゴン及び水素ガスの混合物を含む、方法。 The method, wherein the first gas comprises a tungsten-containing precursor and the mixture of the second and third gases comprises a mixture of argon and hydrogen gases.
請求項1に記載の方法であって、 2. The method of claim 1, wherein
前記垂直成長マスクは、前記パターン化したエッチングマスクの幅の150%以内である幅を含む、方法。 The method, wherein the vertical growth mask includes a width that is within 150% of the width of the patterned etch mask.
請求項1に記載の方法であって、さらに、 2. The method of claim 1, further comprising:
前記垂直成長マスク及び前記ターゲット層をエッチングすることと、 etching the vertical growth mask and the target layer;
前記エッチングされた垂直成長マスク上に追加の垂直成長マスクを選択的に堆積することと、 selectively depositing an additional vertical growth mask over the etched vertical growth mask;
を具備する、方法。A method comprising:
請求項6に記載の方法であって、 7. The method of claim 6, wherein
前記第2限界寸法は、前記間隔をあけて配置したポジ型フィーチャの前記側壁上に実質的に堆積することなく、前記第1限界寸法の150%以内に維持される、方法。 The method, wherein the second critical dimension is maintained within 150% of the first critical dimension without substantial deposition on the sidewalls of the spaced positive tone features.
請求項6に記載の方法であって、 7. The method of claim 6, wherein
前記第1ガスは、タングステン含有前駆体を含み、前記第2ガス及び第3ガスの混合物は、アルゴン及び水素ガスの混合物を含む、方法。 The method, wherein the first gas comprises a tungsten-containing precursor and the mixture of the second and third gases comprises a mixture of argon and hydrogen gases.
請求項7に記載の方法であって、さらに、 8. The method of claim 7, further comprising:
前記パターン化したエッチングマスク、及び前記垂直に選択的に成長させたタングステン含有マスクを、少なくとも用いて、前記ターゲット層をパターニングすることを具備する、方法。 patterning the target layer using at least the patterned etch mask and the vertically selectively grown tungsten-containing mask.
請求項17に記載の方法であって、 18. The method of claim 17, wherein
前記垂直に選択的に成長させたタングステン含有マスクを堆積することと、前記ターゲット層をパターニングすることとは、同時に行われる、方法。 The method of claim 1, wherein depositing the vertically selectively grown tungsten-containing mask and patterning the target layer are performed simultaneously.
請求項17に記載の方法であって、 18. The method of claim 17, wherein
前記垂直に選択的に成長させたタングステン含有マスクを堆積することと、前記ターゲット層をパターニングすることとは、サイクルにおいて交互に行われる、方法。 The method of claim 1, wherein depositing the vertically selectively grown tungsten-containing mask and patterning the target layer are alternated in cycles.
請求項9に記載の方法であって、 10. The method of claim 9, wherein
前記アルゴン及び水素ガスの混合物の前記1以上のパルスは、100ミリ秒から10秒の間の期間を具備する、方法。 The method, wherein said one or more pulses of said argon and hydrogen gas mixture have a duration between 100 milliseconds and 10 seconds.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7126381B2 (en) * 2018-05-21 2022-08-26 東京エレクトロン株式会社 Film forming apparatus and film forming method
JP7174634B2 (en) * 2019-01-18 2022-11-17 東京エレクトロン株式会社 Method for etching a film
US11244903B2 (en) 2019-12-30 2022-02-08 Micron Technology, Inc. Tungsten structures and methods of forming the structures
WO2022005716A1 (en) 2020-07-02 2022-01-06 Applied Materials, Inc. Selective deposition of carbon on photoresist layer for lithography applications
US11756790B2 (en) * 2021-03-09 2023-09-12 Tokyo Electron Limited Method for patterning a dielectric layer
TWI828187B (en) * 2021-06-22 2024-01-01 日商東京威力科創股份有限公司 Etching method and plasma processing apparatus
JP7250895B2 (en) * 2021-06-22 2023-04-03 東京エレクトロン株式会社 Etching method and plasma processing apparatus
WO2023127820A1 (en) * 2021-12-28 2023-07-06 東京エレクトロン株式会社 Etching method and plasma processing apparatus
WO2023137275A1 (en) * 2022-01-13 2023-07-20 Lam Research Corporation High selectivity and uniform dielectric etch
WO2023166613A1 (en) * 2022-03-02 2023-09-07 株式会社日立ハイテク Plasma processing method
JP7257088B1 (en) * 2022-03-24 2023-04-13 東京エレクトロン株式会社 Plasma processing method and plasma processing system
CN118197917A (en) * 2022-12-12 2024-06-14 中微半导体设备(上海)股份有限公司 Wafer processing method and etching-depositing integrated equipment for wafer processing

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0594970A (en) * 1991-10-01 1993-04-16 Toshiba Corp Thin film forming method
JPH05265189A (en) * 1992-03-17 1993-10-15 Fujitsu Ltd Photomask and its production
US6451705B1 (en) * 2000-08-31 2002-09-17 Micron Technology, Inc. Self-aligned PECVD etch mask
TW575907B (en) * 2002-12-24 2004-02-11 Macronix Int Co Ltd Patterning method for fabricating integrated circuit
TWI255502B (en) * 2005-01-19 2006-05-21 Promos Technologies Inc Method for preparing structure with high aspect ratio
CN101365822A (en) * 2006-07-31 2009-02-11 东京毅力科创株式会社 Substrate processing apparatus, program, recording medium and conditioning necessity determining method
US9034760B2 (en) * 2012-06-29 2015-05-19 Novellus Systems, Inc. Methods of forming tensile tungsten films and compressive tungsten films
US9362133B2 (en) 2012-12-14 2016-06-07 Lam Research Corporation Method for forming a mask by etching conformal film on patterned ashable hardmask
JP6311547B2 (en) * 2013-11-05 2018-04-18 東京エレクトロン株式会社 Method for forming mask structure, film forming apparatus, and storage medium
US9236292B2 (en) 2013-12-18 2016-01-12 Intel Corporation Selective area deposition of metal films by atomic layer deposition (ALD) and chemical vapor deposition (CVD)
JP6514138B2 (en) * 2016-03-10 2019-05-15 東芝メモリ株式会社 Semiconductor device manufacturing method
US9673058B1 (en) 2016-03-14 2017-06-06 Lam Research Corporation Method for etching features in dielectric layers
JP6883495B2 (en) * 2017-09-04 2021-06-09 東京エレクトロン株式会社 Etching method
WO2019217584A1 (en) * 2018-05-09 2019-11-14 Tokyo Electron Limited Methods and systems for patterning of low aspect ratio stacks
US10978301B2 (en) * 2018-08-31 2021-04-13 Taiwan Semiconductor Manufacturing Company, Ltd. Morphology of resist mask prior to etching

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