JPWO2016181256A1 - Semiconductor devices, electronic components and electronic equipment - Google Patents
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Abstract
消費電力を低減する。メモリセルは第1、第2メモリセルを有する。第1メモリセルはラッチ回路、第1アクセストランジスタ、および第2アクセストランジスタを有する。第2メモリセルは1ビットの相補データを記憶できるn個(nは1よりも大きい整数)の第3メモリセルを有する。第1メモリセルと第2メモリセルとはローカルビット線対によって電気的に接続されている。第1アクセストランジスタおよび第2アクセストランジスタによって、第1メモリセルとビット線対と間の導通状態が制御される。メモリセルごとにローカルビット線対用のプリチャージ回路が設けられている。第3メモリセルは、2個の1トランジスタ1容量型メモリセルを有する。第3メモリセルのトランジスタは酸化物半導体トランジスタであることが好ましい。Reduce power consumption. The memory cell has first and second memory cells. The first memory cell has a latch circuit, a first access transistor, and a second access transistor. The second memory cell has n (n is an integer larger than 1) third memory cells capable of storing 1-bit complementary data. The first memory cell and the second memory cell are electrically connected by a local bit line pair. The conduction state between the first memory cell and the bit line pair is controlled by the first access transistor and the second access transistor. A precharge circuit for a local bit line pair is provided for each memory cell. The third memory cell has two 1-transistor 1-capacitance memory cells. The transistor of the third memory cell is preferably an oxide semiconductor transistor.
Description
本出願の明細書、図面、および特許請求の範囲(以下、「本明細書等」と呼ぶ。)では、半導体装置、電子部品、及び電子機器、並びにこれらの動作方法と作製方法等について説明する。例えば、本発明の一形態の技術分野としては、半導体装置、記憶装置、プロセッサ、撮像装置、スイッチ回路(例えば、パワースイッチ、配線スイッチ等)、表示装置(例えば、液晶表示装置、有機エレクトルミネッセンス表示装置等)、発光装置、照明装置、蓄電装置、入力装置、それらの動作方法、またはそれらの作製方法、またはそれらの使用方法を例として挙げることができる。In the specification, drawings, and claims of the present application (hereinafter referred to as “this specification and the like”), a semiconductor device, an electronic component, an electronic device, an operation method thereof, a manufacturing method, and the like will be described. . For example, the technical field of one embodiment of the present invention includes a semiconductor device, a memory device, a processor, an imaging device, a switch circuit (eg, a power switch, a wiring switch, etc.), a display device (eg, a liquid crystal display device, an organic electroluminescence display). Devices, etc.), light emitting devices, lighting devices, power storage devices, input devices, operating methods thereof, manufacturing methods thereof, or usage methods thereof can be given as examples.
電子機器の低消費電力化が重視されている。そのため、CPU等の集積回路(IC)の低消費電力化は回路設計の大きな課題となっている。ICの消費電力は大きく分けると、動作時の消費電力(ダイナミック電力)と、動作していない時(スタンバイ時)の消費電力(スタティック電力)との2つになる。高性能化のため動作周波数を高めることで、ダイナミック電力が増大する。スタティック電力の大部分はトランジスタのリーク電流によって消費される電力である。リーク電流には、サブシュレッシュルド・リーク電流、ゲート・トンネル・リーク電流、ゲート誘導ドレインリーク(GIDL:Gate−induced drain leakage)電流、ジャンクション・トンネル・リーク電流がある。これらのリーク電流は、トランジスタの微細化によって増大するので、消費電力の増大が、ICの高性能化や高集積化の大きな壁となっている。Emphasis is placed on reducing the power consumption of electronic devices. For this reason, reduction in power consumption of an integrated circuit (IC) such as a CPU is a major issue in circuit design. The power consumption of an IC can be roughly divided into two: power consumption during operation (dynamic power) and power consumption when not operating (standby) (static power). Increasing the operating frequency for higher performance increases dynamic power. Most of the static power is the power consumed by the transistor leakage current. The leakage current includes a sub-threshold leakage current, a gate tunnel leakage current, a gate-induced drain leakage (GIDL) current, and a junction tunnel leakage current. Since these leakage currents increase with the miniaturization of transistors, an increase in power consumption is a major barrier to high performance and high integration of ICs.
半導体装置の消費電力低減のため、パワーゲーティングやクロックゲーティングにより、動作させる必要のない回路を停止させることが行われている。パワーゲーティングでは電源供給を停止するため、スタンバイ電力を無くす効果がある。CPUでパワーゲーティングを可能とするには、レジスタやキャッシュの記憶内容を不揮発性メモリにバックアップすることが必要となる。In order to reduce power consumption of a semiconductor device, a circuit that does not need to be operated is stopped by power gating or clock gating. In power gating, the power supply is stopped, so there is an effect of eliminating standby power. In order to enable power gating by the CPU, it is necessary to back up the storage contents of the registers and caches to a nonvolatile memory.
活性層が酸化物半導体で形成されているトランジスタ(以下、「酸化物半導体トランジスタ」または「OSトランジスタ」と呼ぶ場合がある。)のオフ電流が極めて小さいという特性を利用して、電源オフ状態でもデータを保持することが可能なメモリ回路が提案されている。例えば、非特許文献1には、OSトランジスタを用いたバックアップ回路を備えたOS−SRAM(スタティック・ランダム・アクセス・メモリ)が開示されている。非特許文献1には、OS−SRAMを搭載したマイクロプロセッサは、通常動作に影響なく、短い損益分岐時間(BET)でのパワーゲーティングが可能であることが開示されている。A transistor whose active layer is formed using an oxide semiconductor (hereinafter sometimes referred to as an “oxide semiconductor transistor” or an “OS transistor”) has a very small off-state current, so that even in a power-off state, Memory circuits that can hold data have been proposed. For example, Non-Patent
SRAMは高速で動作するメモリであるため、CPUなどの論路回路に内蔵されるデータメモリやキャシュメモリに用いられている。しかしながら、SRAMの大容量化に対して、低電圧動作、スタンバイ電流(非アクセス時の電流)、およびセルサイズ等が問題となる。Since the SRAM is a memory that operates at high speed, it is used for a data memory or a cache memory built in a logical circuit such as a CPU. However, low-voltage operation, standby current (non-access current), cell size, and the like become problems as the capacity of the SRAM increases.
(低電圧動作)トランジスタの微細化は、電源電位の低減と共に実現されることが理想的である。トランジスタの微細化が進むほど、作製プロセスに主に起因して、CMOS型SRAMのトランジスタのしきい値電圧のばらつきが大きくなる。そのため、メモリセルサイズの縮小を優先すると、最小サイズのトランジスタのしきい値電圧のばらつきから、SNM(Static Noise Margin)が低下するために、電源電位を下げることができない。(Low-voltage operation) The miniaturization of a transistor is ideally realized with a reduction in power supply potential. As transistor miniaturization progresses, variation in threshold voltage of a CMOS SRAM transistor largely increases mainly due to a manufacturing process. Therefore, if priority is given to the reduction of the memory cell size, the SNM (Static Noise Margin) is lowered due to the variation in threshold voltage of the minimum size transistor, so that the power supply potential cannot be lowered.
(スタンバイ電流)スタンバイ電流もトランジスタの微細化の影響を受ける。従来のCMOS型SRAMでは、サブシュレッショルド電流がリーク電流の主成分であったが、トランジスタの微細化により、GIDL(Gate−induced drain leakage)、ゲート・トンネル・リーク、ジャンクションリークなどが占める割合が増大している。対策には、動作電圧の低電圧化が有効であるが、上述したように低電圧化そのものに課題があり、スタンバイ電流の低減は容易ではない。(Standby current) The standby current is also affected by transistor miniaturization. In the conventional CMOS type SRAM, the sub-threshold current is the main component of the leakage current. However, due to the miniaturization of transistors, the ratio of GIDL (Gate-Induced Drain Leakage), gate / tunnel leakage, junction leakage, etc. It is increasing. As a countermeasure, lowering the operating voltage is effective, but as described above, there is a problem with lowering the voltage itself, and it is not easy to reduce the standby current.
(メモリセルサイズ)現時点での平均的なCMOS型SRAMのメモリセルサイズは、最小加工寸法をFとすると100F2―120F2程度である。トランジスタの微細化によりしきい値電圧のばらつきが増大すること、十分なSNMを確保するためにβ比を小さくすることができないこと等の理由により、メモリセルに最小サイズのトランジスタが使用するのが非常に困難である。このように、SRAMの安定性とメモリセルサイズの縮小とは、トレードオフの関係にあるため、メモリセルサイズを縮小するのは容易ではない。(Memory cell size) The memory cell size of an average CMOS SRAM at the present time is about 100F 2 -120F 2 where F is the minimum processing dimension. The transistor of the minimum size is used for the memory cell because the variation of the threshold voltage increases due to the miniaturization of the transistor and the β ratio cannot be reduced to secure a sufficient SNM. It is very difficult. Thus, since the stability of the SRAM and the reduction of the memory cell size are in a trade-off relationship, it is not easy to reduce the memory cell size.
なお、SRAMのメモリセルにおいて、β比とは、(ドライブトランジスタのβ)/(アクセストランジスタのβ)で表される値である。β比はSRAMのメモリセルの読み出し動作の安定性の目安となる。β比を大きくすると、SNMが大きくなり、読み出し動作の安定性が向上する。書き込み動作の安定性も考慮し、実際のβ比が決定されることとなる。In the SRAM memory cell, the β ratio is a value represented by (β of drive transistor) / (β of access transistor). The β ratio is a measure of the stability of the read operation of the SRAM memory cell. Increasing the β ratio increases SNM and improves the stability of the read operation. The actual β ratio is determined in consideration of the stability of the write operation.
ここでいう、βとは、トランジスタの電流増幅率と呼ばれる係数であり、β=μCOXW/Lで表される。μは電子移動度、COXはゲート容量の単位面積当たりの容量、Wはチャネル幅(ゲート幅)、Lはチャネル長(ゲート長)である。Here, β is a coefficient called a current amplification factor of the transistor, and is expressed by β = μC OX W / L. μ is the electron mobility, C OX is the capacity per unit area of the gate capacity, W is the channel width (gate width), and L is the channel length (gate length).
本発明の一形態の課題の一つは、新規な半導体装置、または新規な半導体装置の動作方法を提供することである。または、本発明の一形態の課題は、消費電力を低減すること、パワーゲーティングを可能とすること、回路面積を低減すること等である。An object of one embodiment of the present invention is to provide a novel semiconductor device or a method for operating the novel semiconductor device. Alternatively, an object of one embodiment of the present invention is to reduce power consumption, enable power gating, reduce a circuit area, and the like.
複数の課題の記載は、互いの課題の存在を妨げるものではない。本発明の一形態は、例示した全ての課題を解決する必要はない。また、列記した以外の課題が、本明細書等の記載から、自ずと明らかとなるものであり、このような課題も、本発明の一形態の課題となり得る。The description of a plurality of tasks does not disturb the existence of each other's tasks. One embodiment of the present invention need not solve all of the problems illustrated. In addition, problems other than those listed will become apparent from the description of the present specification and the like, and such problems may also be a problem of one embodiment of the present invention.
本発明の一形態は、メモリセルと、第1ビット線と第2ビット線とでなるビット線対と、第1ローカルビット線と第2ローカルビット線とでなるローカルビット線対と、第1ワード線と、n本(nは1よりも大きい整数)の第2ワード線と、を有し、メモリセルはプリチャージ回路、第1メモリセル、および第2メモリセルを有し、プリチャージ回路はローカルビット線対をプリチャージする機能を有し、第1メモリセルはラッチ回路、第1アクセストランジスタ、および第2アクセストランジスタを有し、ラッチ回路はローカルビット線対と電気的に接続され、第1アクセストランジスタのゲートおよび第2アクセストランジスタのゲートは第1ワード線と電気的に接続され、第1アクセストランジスタは第1ビット線と第1ローカルビット線と間の導通状態を制御する機能を有し、第2アクセストランジスタは第2ビット線と第2ローカルビット線と間の導通状態を制御する機能を有し、第2メモリセルはm個(m=n)の第3メモリセルを有し、m個の第3メモリセルはそれぞれ互いに異なる第2ワード線と電気的に接続され、m個の第3メモリセルはそれぞれ第1トランジスタ、第2トランジスタ、第1容量素子および第2容量素子を有し、第1トランジスタおよび第2トランジスタのゲートは第2ワード線と電気的に接続され、第1トランジスタは第1ローカルビット線と第1容量素子と間の導通状態を制御する機能を有し、第2トランジスタは第2ローカルビット線と第2容量素子と間の導通状態を制御する機能を有する半導体装置である。One embodiment of the present invention includes a memory cell, a bit line pair including a first bit line and a second bit line, a local bit line pair including a first local bit line and a second local bit line, A word line and n (n is an integer greater than 1) second word lines, the memory cell having a precharge circuit, a first memory cell, and a second memory cell; Has a function of precharging the local bit line pair, the first memory cell has a latch circuit, a first access transistor, and a second access transistor, and the latch circuit is electrically connected to the local bit line pair, The gates of the first access transistor and the second access transistor are electrically connected to the first word line, and the first access transistor is connected to the first bit line and the first local bit. The second access transistor has a function of controlling the conduction state between the second bit line and the second local bit line, and the number of second memory cells is m ( m = n), the m third memory cells are electrically connected to different second word lines, and the m third memory cells are the first transistor and the second transistor, respectively. A transistor, a first capacitor element, and a second capacitor element; the gates of the first transistor and the second transistor are electrically connected to the second word line; the first transistor includes a first local bit line and a first capacitor element; The second transistor is a semiconductor device having a function of controlling a conduction state between the second local bit line and the second capacitor element.
上記の形態において、第1および第2トランジスタのチャネル形成領域を酸化物半導体で形成してもよい。この場合、第2メモリセルをプリチャージ回路および第1メモリセルに積層してもよい。または、上記の形態において、ラッチ回路への電源電位の供給を制御するため回路を設けてもよい。または、上記の形態において、メモリセルを駆動するための周辺回路、および周辺回路をパワーゲーティングするためのパワースイッチを設けてもよい。In the above embodiment, the channel formation regions of the first and second transistors may be formed using an oxide semiconductor. In this case, the second memory cell may be stacked on the precharge circuit and the first memory cell. Alternatively, in the above embodiment, a circuit may be provided for controlling supply of a power supply potential to the latch circuit. Alternatively, in the above embodiment, a peripheral circuit for driving the memory cell and a power switch for power gating the peripheral circuit may be provided.
本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子(トランジスタ、ダイオード、フォトダイオード等)を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップや、パッケージにチップを収納した電子部品は半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及び電子機器等は、それ自体が半導体装置であり、半導体装置を有している場合がある。In this specification and the like, a semiconductor device refers to a device using semiconductor characteristics, and includes a circuit including a semiconductor element (a transistor, a diode, a photodiode, or the like), a device including the circuit, or the like. In addition, it refers to all devices that can function by utilizing semiconductor characteristics. For example, an integrated circuit, a chip including the integrated circuit, and an electronic component in which the chip is housed in a package are examples of the semiconductor device. In addition, a memory device, a display device, a light-emitting device, a lighting device, an electronic device, and the like are themselves semiconductor devices and may include a semiconductor device.
トランジスタは、ゲート、ソース、およびドレインと呼ばれる3つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子として機能する端子である。ソースまたはドレインとして機能する2つの入出力端子は、トランジスタの導電型及び各端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等において、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等では、ゲート以外の2つの入力端子を第1端子および第2端子、または第3端子および第4端子等と呼ぶ場合がある。The transistor has three terminals called gate, source, and drain. The gate is a terminal that functions as a control terminal for controlling the conduction state of the transistor. One of the two input / output terminals functioning as a source or drain serves as a source and the other serves as a drain depending on the conductivity type of the transistor and the potential applied to each terminal. Therefore, in this specification and the like, the terms source and drain can be used interchangeably. In this specification and the like, the two input terminals other than the gate may be referred to as a first terminal and a second terminal, or a third terminal and a fourth terminal.
ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。本明細書等の記載に関するその他の事項を実施の形態5に付記している。A node can be restated as a terminal, a wiring, an electrode, a conductive layer, a conductor, an impurity region, or the like depending on a circuit configuration, a device structure, or the like. Further, a terminal, a wiring, or the like can be referred to as a node. Other matters relating to the description of this specification and the like are appended to the fifth embodiment.
本発明の一形態によって、新規な半導体装置、または新規な半導体装置の動作方法を提供することができる。または、本発明の一形態によって、消費電力を低減すること、またはパワーゲーティングを可能とすること、または回路面積を低減することが可能となる。According to one embodiment of the present invention, a novel semiconductor device or a method for operating the novel semiconductor device can be provided. Alternatively, according to one embodiment of the present invention, power consumption can be reduced, power gating can be performed, or a circuit area can be reduced.
複数の効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態は、例示した全ての効果を有する必要はない。また、本発明の一形態について、例示した以外の課題、効果、および新規な特徴については、本明細書等の記載から自ずと明らかになるものである。The description of a plurality of effects does not disturb the existence of other effects. Further, one embodiment of the present invention does not have to have all the effects exemplified. Further, problems, effects, and novel features other than those exemplified in the embodiment of the present invention will be apparent from the description of this specification and the like.
以下に、本発明の実施の形態を説明する。ただし、本発明の一形態は、以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明の一形態は、以下に示す実施の形態および実施例の記載内容に限定して解釈されるものではない。Hereinafter, embodiments of the present invention will be described. However, one form of the present invention is not limited to the following description, and it is easily understood by those skilled in the art that the form and details can be variously changed without departing from the spirit and scope of the present invention. Is done. Therefore, one embodiment of the present invention is not construed as being limited to the description of the embodiments and examples below.
以下に示される複数の実施の形態は適宜組み合わせることが可能である。また1つの実施の形態の中に、複数の構成例(作製方法例、動作方法例、使用方法例等も含む。)が示される場合は、互いの構成例を適宜組み合わせること、および他の実施の形態に記載された1つまたは複数の構成例と適宜組み合わせることも可能である。A plurality of embodiments shown below can be appropriately combined. In the case where a plurality of structure examples (including a manufacturing method example, an operation method example, a usage method example, and the like) are given in one embodiment, any of the structure examples may be combined as appropriate, and other implementations may be performed. It is also possible to appropriately combine with one or a plurality of configuration examples described in the embodiment.
図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。In the drawings, the same element, an element having a similar function, an element of the same material, an element formed at the same time, or the like may be denoted by the same reference numeral, and repeated description thereof may be omitted.
また、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“_1”、”_2”、”[n]”、”[m、n]”等の識別用の符号を付記して記載する場合がある。例えば、メモリセルアレイ中の複数の配線WLを個々に区別する場合、2行目の配線WLを配線WL[2]と記載する場合がある。In addition, when the same code is used for a plurality of elements, particularly when it is necessary to distinguish them, the codes are for identification such as “_1”, “_2”, “[n]”, “[m, n]”, etc. May be added and described. For example, when the plurality of wirings WL in the memory cell array are individually distinguished, the wiring WL in the second row may be referred to as a wiring WL [2].
本明細書において、例えば、高電源電位VDDを、電位VDD、VDD等と省略して記載する場合がある。これは、他の構成要素(例えば、信号、電圧、回路、素子、電極、配線等)についても同様である。In this specification, for example, the high power supply potential VDD may be abbreviated as potential VDD, VDD, or the like. The same applies to other components (for example, signals, voltages, circuits, elements, electrodes, wirings, etc.).
〔実施の形態1〕
本実施の形態では、半導体装置の一例として記憶装置について説明する。[Embodiment 1]
In this embodiment, a memory device is described as an example of a semiconductor device.
脳と、コンピューティングシステムとの大まかな対応づけを行えば、神経ネットワークがCPU等の回路網であり、前頭前野や海馬が「ワーキングメモリ(作業記憶)」と呼ばれる一時的な記憶の貯蔵部であり、「大脳皮質」が情報を長期記憶する貯蔵部である。本実施の形態の記憶装置は、脳と同様な仕組みでデータを記憶するシステムを備えている。本実施の形態の記憶装置は、不揮発性であるが、高速処理が可能なメモリセルが用いられているメモリ部Aと、電源オフ状態でも長時間データを保持することが可能なメモリセルが用いられているメモリ部Bを有する。If the brain is roughly associated with the computing system, the neural network is a circuit network such as a CPU, and the prefrontal cortex and hippocampus are temporary memory storage units called “working memory”. Yes, the “cerebral cortex” is a storage unit that stores information for a long time. The storage device according to the present embodiment includes a system that stores data using a mechanism similar to that of the brain. The memory device in this embodiment mode uses a memory portion A in which a memory cell that is nonvolatile but capable of high-speed processing is used, and a memory cell that can hold data for a long time even when the power is off. The memory part B is provided.
メモリ部Aは、脳のワーキングメモリに対応し、ホスト装置と記憶装置と間のデータのやり取りは第1メモリで行われる。メモリ部Bは長期記憶の貯蔵部に相当し、メモリ部Aに書き込まれた情報を長時間保持する。メモリ部Bは、メモリ部Aよりも処理速度は劣るが、メモリ部Aよりも容量が大きい。また、メモリ部Bは、電源オフ状態でデータを長時間保持することが可能である。つまり、本実施の形態の記憶装置は、メモリ部Aとメモリ部Bとでなる階層構造をもつ。The memory unit A corresponds to a brain working memory, and data exchange between the host device and the storage device is performed in the first memory. The memory unit B corresponds to a storage unit for long-term storage, and holds information written in the memory unit A for a long time. The memory unit B is slower in processing speed than the memory unit A, but has a larger capacity than the memory unit A. The memory unit B can hold data for a long time in a power-off state. That is, the storage device of this embodiment has a hierarchical structure including the memory unit A and the memory unit B.
<<記憶装置>>
図1は記憶装置の構成例を示すブロック図である。図1に示す記憶装置100は、メモリセルアレイ110、周辺回路111、コントロール回路112、パワースイッチ(PSW)141、142を有する。<< Storage device >>
FIG. 1 is a block diagram illustrating a configuration example of a storage device. A
記憶装置100において、各回路、各信号および各電圧は、必要に応じて、適宜取捨することができる。あるいは、他の回路または他の信号を追加してもよい。CLK、CE、GW、BW、ADDR、WDA、PON1、PON2は外部からの入力信号であり、RDAは外部への出力信号である。CLKはクロック信号である。CE、GW、およびBWは制御信号である。CEはチップイネーブル信号であり、GWはグローバル書き込みイネーブル信号であり、BWはバイト書き込みイネーブル信号である。ADDRはアドレス信号である。WDAは書き込みデータであり、RDAは読み出しデータである。PON1、PON2は、パワーゲーティング制御用信号である。なお、PON1、PON2は、コントロール回路112で生成してもよい。In the
コントロール回路112は、記憶装置100の動作全般を制御する機能を有するロジック回路である。例えば、コントロール回路は、CE、GW、およびBWを論理演算して、記憶装置100の動作モード(例えば、書き込み動作、読み出し動作)を決定する。または、コントロール回路112は、この動作モードが実行されるように、周辺回路111の制御信号を生成する。The
メモリセルアレイ110は、複数のメモリセル(MC)130、および複数のWL、NWL、BL、BLBを有する。複数のメモリセル130は行列状に配置されている。The
同じ行のメモリセル130は、その行のWL、NWLに電気的に接続される。WL、NWLはそれぞれワード線であり、BL、BLBは相補データを伝送するためのビット線対である。BLBは、BLの論理を反転したデータが入力されるビット線であり、ビット補線や、反転ビット線と呼ばれる場合がある。メモリセル130は、2種類のメモリ回路10、20を有する。メモリ回路10(以下、「SMC10」と呼ぶ。)は、1ビットの相補データを記憶することができるメモリ回路である。メモリ回路20(以下、「NVM20」と呼ぶ。)は、nビット(nは1よりも大きい整数)の相補データを記憶することができるメモリ回路であり、電源オフ状態でも長期間データを保持することが可能である。つまり、SMC10は上掲のメモリ部A(ワーキングメモリ)を構成するメモリセルであり、NVM20は上掲のメモリ部B(長期記憶貯蔵部)を構成するメモリセルである。The
SMC10とNVM20とはローカルビット線対(LBL、LBLB)により電気的に接続されている。LBLBは、BLに対するローカルビット線であり、LBLBは、BLBに対するローカルビット線である。LBL、LBLBによって、SMC10とNVM20とは電気的に接続されている。メモリセル130は、回路30(以下、「LPC30」と呼ぶ。)を有する。LPC30は、LBLおよびLBLBをプリチャージするためのローカルブリチャージ回路である。例えば、LPC30の制御信号は、周辺回路111で生成される。The
周辺回路111は、メモリセルアレイ110に対するデータの書き込みおよび読み出しをするための回路である。例えば、周辺回路111は、WL、NWL、BL、BLBを駆動する機能を有する。周辺回路111は、行デコーダ121、列デコーダ122、行ドライバ123、列ドライバ124、入力回路125、および出力回路126を有する。The peripheral circuit 111 is a circuit for writing and reading data to and from the
行デコーダ121および列デコーダ122は、アドレス信号ADDRをデコードする機能を有する。行デコーダ121は、アクセスする行を指定するための回路であり、列デコーダ122は、アクセスする列を指定するための回路である。行ドライバ123は、行デコーダ121が指定する行のWL、NWLを選択する機能を有する。具体的には、行ドライバ123は、WL、NWLを選択するための信号を生成する機能を有する。列ドライバ124は、データをメモリセルアレイ110に書き込む機能、メモリセルアレイ110からデータを読み出す機能、読み出したデータを保持する機能、BLおよびBLBをプリチャージする機能等を有する。The
入力回路125は、WDAを保持する機能を有する。入力回路125が保持するデータは、列ドライバ124に出力される。入力回路125の出力データが、メモリセルアレイ110に書き込むデータである。列ドライバ124がメモリセルアレイ110から読み出したデータ(Dout)は、出力回路126に出力される。出力回路126は、Doutを保持する機能を有する。出力回路126は、保持しているデータを記憶装置100外部に出力する。出力されるデータがRDAである。The
PSW141はメモリセルアレイ110以外の回路(周辺回路115)へのVDDの供給を制御する機能を有する。PSW142は、行ドライバ123へのVHMの供給を制御する機能を有する。ここでは、記憶装置100の高電源電位がVDDであり、低電源電位はGND(接地電位)である。また、VHMは、NWLを高レベルにするために用いられる高電源電位であり、VDDよりも高い。PON1によってPSW141のオンオフが制御され、PON2によってPSW142のオンオフが制御刺される。図1では、周辺回路115において、VDDが供給される電源ドメインの数を1つとしているが、複数にすることもできる。この場合、各電源ドメインに対してパワースイッチを設ければよい。The
<<メモリセル>>
図2に、メモリセル130の回路構成例を示す。<< Memory cell >>
FIG. 2 shows a circuit configuration example of the
<SMC>
SMC10は、BL、BLB、LBL、LBLB、WL、VHH、およびVLLと電気的に接続されている。VHHは、高電源電位用の電源線であり、VLLは低電源電位用の電源線である。<SMC>
The
SMC10は、CMOS型(6トランジスタ型)のSRAMセルと同様の回路構成であり、トランジスタTld1、Tld2、Tdr1、Tdr2、Tac1、Tac2を有する。トランジスタTld1、Tld2はロードトランジスタ(プルアップトランジスタ)であり、トランジスタTdr1、Tdr2は駆動トランジスタ(プルダウントランジスタ)であり、トランジスタTac1、Tac2はアクセストランジスタ(トランスファトランジスタ)である。The
トランジスタTac1によりBLとLBLと間の導通状態が制御される。トランジスタTac2によりBLBとLBLBと間の導通状態が制御される。トランジスタTac1、Tac2のオンオフはWLの電位によって制御される。トランジスタTld1、Tdr1によりインバータが構成され、トランジスタTld2、Tdr2によりインバータが構成されている。これら2個のインバータの入力端子は、それぞれ、他方の出力端子に電気的に接続されており、ラッチ回路(LAT)11が構成される。2個のインバータには、VHH、VLLによって電源電位が供給される。The conduction state between BL and LBL is controlled by the transistor Tac1. The conduction state between BLB and LBLB is controlled by the transistor Tac2. On / off of the transistors Tac1 and Tac2 is controlled by the potential of WL. An inverter is configured by the transistors Tld1 and Tdr1, and an inverter is configured by the transistors Tld2 and Tdr2. The input terminals of these two inverters are each electrically connected to the other output terminal, and a latch circuit (LAT) 11 is configured. A power supply potential is supplied to the two inverters by VHH and VLL.
<NVM>
図2に示すNVM20は、n個のNMCを有する。n個のNMCは互いに異なるNWLに電気的に接続されている。また、n個のNMCは1本のVCSと電気的に接続されている。n個のNMCを区別するために、[0]、[1]等の符号を用い、n本のNWLを区別するために、_0、_1等の符号を用いることとする。<NVM>
The
NMCは1ビットの相補データを保持することができるメモリ回路(メモリセルと呼ぶこともできる。)である。NMCはMC1およびMC2を有する。MC1はLBLに書き込まれたデータを保持するためのメモリセルであり、MC2はLBLBに書き込まれたデータを保持するためのメモリセルである。MC1、MC2は1トランジスタ1容量型のダイナミック・ランダム・アクセス・メモリ(DRAM)のメモリセルと同様の回路構成である。MC1はトランジスタTr1および容量素子C1を有する。MC2はトランジスタTr2および容量素子C2を有する。容量素子C1はMC1の保持容量として機能し、容量素子C2はMC2の保持容量として機能する。VCSは、MC1およびMC2の保持容量用の電源線であり、ここではGNDが入力される。The NMC is a memory circuit (also referred to as a memory cell) that can hold 1-bit complementary data. NMC has MC1 and MC2. MC1 is a memory cell for holding data written in LBL, and MC2 is a memory cell for holding data written in LBLB. MC1 and MC2 have the same circuit configuration as that of a memory cell of a one-transistor one-capacity dynamic random access memory (DRAM). MC1 includes a transistor Tr1 and a capacitor C1. MC2 includes a transistor Tr2 and a capacitor C2. The capacitive element C1 functions as a storage capacitor of MC1, and the capacitive element C2 functions as a storage capacitor of MC2. VCS is a power line for the storage capacitors of MC1 and MC2, and GND is input here.
トランジスタTr1、Tr2のゲートは、それぞれ、NWLと電気的に接続されている。トランジスタTr1のソースはLBLと電気的に接続され、トランジスタTr2のソースはLBLBと電気的に接続されている。容量素子C1の第1端子はトランジスタTr1のドレインと電気的に接続され、第2端子はVCSと電気的に接続されている。容量素子C2の第1端子はトランジスタTr2のドレインと電気的に接続され、第2端子はVCSと電気的に接続されている。The gates of the transistors Tr1 and Tr2 are each electrically connected to the NWL. The source of the transistor Tr1 is electrically connected to LBL, and the source of the transistor Tr2 is electrically connected to LBLB. The first terminal of the capacitor C1 is electrically connected to the drain of the transistor Tr1, and the second terminal is electrically connected to the VCS. The first terminal of the capacitor C2 is electrically connected to the drain of the transistor Tr2, and the second terminal is electrically connected to the VCS.
トランジスタTr1、Tr2のオフ電流を低減することで、NMCの保持時間を長くすることができる。ここでいう、オフ電流とは、トランジスタがオフ状態のときにソースとドレインとの間に流れる電流をいう。トランジスタがnチャネル型である場合、例えば、しきい値電圧が0V乃至2V程度であれば、ゲートとソース間の電圧が負の電圧であるときのソースとドレインとの間に流れる電流をオフ電流と呼ぶことができる。また、オフ電流が極めて小さいとは、例えば、チャネル幅1μmあたりのオフ電流が100zA(ゼプトアンペア)以下であることをいう。なお、オフ電流は小さいほど好ましいため、この規格化されたオフ電流が10zA/μm以下、あるいは1zA/μm以下とすることが好ましく、10yA(ヨクトアンペア)/μm以下であることがより好ましい。1zAは1×10−21Aであり、1yAは1×10−24Aである。By reducing the off-state currents of the transistors Tr1 and Tr2, the NMC retention time can be extended. The off-state current here refers to a current that flows between a source and a drain when a transistor is in an off state. In the case where the transistor is an n-channel transistor, for example, if the threshold voltage is about 0 V to 2 V, the current flowing between the source and the drain when the voltage between the gate and the source is a negative voltage is turned off. Can be called. Also, the extremely small off-state current means that, for example, the off-current per channel width of 1 μm is 100 zA (zeptoampere) or less. Since the smaller off current is more preferable, this normalized off current is preferably 10 zA / μm or less, or 1 zA / μm or less, and more preferably 10 yA (Yoctoampere) / μm or less. 1zA is 1 × 10 −21 A and 1yA is 1 × 10 −24 A.
このようにオフ電流を極めて小さくするには、トランジスタのチャネル形成領域をバンドギャップが広い半導体で形成すればよい。そのような半導体として、酸化物半導体が挙げられる。酸化物半導体のバンドギャップは3.0eV以上であるため、OSトランジスタは熱励起によるリーク電流が小さく、また、オフ電流が極めて小さい。OSトランジスタのチャネル形成領域は、インジウム(In)および亜鉛(Zn)の少なくとも一方を含む酸化物半導体であることが好ましい。このような酸化物半導体としては、In−M−Zn酸化物(元素Mは、例えばAl、Ga、YまたはSn)が代表的である。電子供与体(ドナー)となる水分または水素等の不純物を低減し、かつ酸素欠損も低減することで、酸化物半導体をi型(真性半導体)にする、あるいはi型に限りなく近づけることができる。ここでは、このような酸化物半導体は高純度化された酸化物半導体と呼ぶことができる。高純度化された酸化物半導体を適用することで、チャネル幅で規格化されたOSトランジスタのオフ電流を数yA/μm以上数zA/μm以下程度に低くすることができる。実施の形態3、5において、OSトランジスタおよび酸化物半導体について説明する。In this manner, in order to reduce off-state current extremely, a channel formation region of a transistor may be formed using a semiconductor having a wide band gap. As such a semiconductor, an oxide semiconductor can be given. Since the band gap of an oxide semiconductor is 3.0 eV or more, the OS transistor has a small leakage current due to thermal excitation and an extremely small off-state current. The channel formation region of the OS transistor is preferably an oxide semiconductor containing at least one of indium (In) and zinc (Zn). As such an oxide semiconductor, an In-M-Zn oxide (the element M is typically Al, Ga, Y, or Sn) is typical. By reducing impurities such as moisture or hydrogen that are electron donors (donors) and reducing oxygen vacancies, an oxide semiconductor can be i-type (intrinsic semiconductor) or can be made as close to i-type as possible. . Here, such an oxide semiconductor can be referred to as a highly purified oxide semiconductor. By using the highly purified oxide semiconductor, the off-state current of the OS transistor normalized by the channel width can be reduced to about several yA / μm to several zA / μm. In
トランジスタTr1、Tr2をOSトランジスタとすることで、NMCの保持時間を長くすることができるので、NMCを不揮発性メモリ回路として用いることができる。また、OSトランジスタでは、オフ電流特性の温度依存性が小さい。そのため、高温(例えば、100℃以上)であっても、OSトランジスタの規格化されたオフ電流を100zA以下とすることができる。よって、NMCにOSトランジスタを適用することとで、NMCは高温環境下であっても、データを消失せずに保持することができる。したがって、高温環境下でも高い信頼性を持つ記憶装置100を得ることができる。Since the transistors Tr1 and Tr2 are OS transistors, the retention time of the NMC can be increased, so that the NMC can be used as a nonvolatile memory circuit. In the OS transistor, the temperature dependency of the off-state current characteristic is small. Therefore, the normalized off-state current of the OS transistor can be set to 100 zA or less even at a high temperature (for example, 100 ° C. or higher). Therefore, by applying an OS transistor to the NMC, the NMC can retain data without being lost even in a high temperature environment. Therefore, the
図3A、図3BにNVM20の変形例を示す。図3Aに示すNVM21はn個のNMC3を有するメモリ回路である。NMC3はMC3とMC4を有する。MC3はMC1の変形例であり、トランジスタTr1の代わりに、バックゲートを有するトランジスタTr3が設けられている。MC4はMC2の変形例であり、トランジスタTr2の代わりに、バックゲートを有するトランジスタTr4が設けられている。トランジスタTr3、Tr4のバックゲートはBGLに電気的に接続されている。BGLは、トランジスタTr3、Tr4のバックゲートの電位を制御するための信号が入力される信号線、あるいは一定電位が入力される電源線である。3A and 3B show a modification of the
BGLの電位によって、トランジスタTr3、Tr4のしきい値電圧を制御することができる。トランジスタTr3、Tr4のバックゲートとチャネル形成領域と間の絶縁層に電荷蓄積層を設けた場合、記憶装置100の作製時に、BGLを利用して、トランジスタTr3、Tr4の電荷蓄積層に電荷を注入する工程を行うこともできる。これによりトランジスタTr3、Tr4のしきい値電圧を制御することができる。よって、電荷注入工程を行った場合は、BGLの電位を制御せずに、トランジスタTr3、Tr4のバックゲートを浮遊状態にして、記憶装置100を動作させてもよい。The threshold voltage of the transistors Tr3 and Tr4 can be controlled by the potential of BGL. When a charge storage layer is provided in the insulating layer between the back gates of the transistors Tr3 and Tr4 and the channel formation region, charges are injected into the charge storage layers of the transistors Tr3 and Tr4 using BGL when the
図3Bに示すNVM22は、n個のNMC5を有するメモリ回路である。NMC5は、MC5とMC6を有する。MC5はMC1の変形例であり、トランジスタTr1の代わりに、トランジスタTr5が設けられている。MC6はMC2の変形例であり、トランジスタTr2の代わりに、トランジスタTr6が設けられている。The
トランジスタTr5にはバックゲートが設けられ、バックゲートとゲート(フロントゲート)とが電気的に接続されている。トランジスタTr5のバックゲートをソースまたはドレインと電気的に接続してもよい。トランジスタTr6はトランジスタTr5と同様に構成すればよい。The transistor Tr5 is provided with a back gate, and the back gate and the gate (front gate) are electrically connected. The back gate of the transistor Tr5 may be electrically connected to the source or the drain. The transistor Tr6 may be configured similarly to the transistor Tr5.
<LPC>
LPC30は、PCLおよびVPCと電気的に接続されている。PCLは、LBL、LBLBのプリチャージ動作制御用の信号を供給するための信号線である。VPCはプリチャージ電位を供給するための電源線である。LPC30は、トランジスタTeq1、Tpc1、Tpc2を有する。トランジスタTeq1、Tpc1、Tpc2のゲートはPCLに電気的に接続されている。トランジスタTeq1はLBLとLBLBと間の導通状態を制御する。トランジスタTpc1はLBLとVPCと間の導通状態を制御する。トランジスタTpc2はLBLBとVPCと間の導通状態を制御する。<LPC>
The
図2の例では、トランジスタTeq1、Tpc1、Tpc2はnチャネル型トランジスタであるが、これらをpチャネル型トランジスタとしてもよい。あるいは、LPC30にTeq1を設けなくてもよい。この場合、トランジスタTpc1、Tpc2は、nチャネル型トランジスタ、pチャネル型トランジスタの何れでもよい。あるいは、LPC30をトランジスタTeq1のみで構成することもできる。この場合もトランジスタTeq1はnチャネル型トランジスタでも、pチャネル型トランジスタでもよい。トランジスタTeq1でなるLPC30は、LBLとLBLBとの電位を平滑化することで、LBLとLBLBのプリチャージを行う。In the example of FIG. 2, the transistors Teq1, Tpc1, and Tpc2 are n-channel transistors, but they may be p-channel transistors. Alternatively, Teq1 may not be provided in the
周辺回路111は、メモリセルアレイ110に設けられる各種の電源線(VHH、VLL、VPC)への電位を供給する機能を有する。そのため、PSW141がオフとなって、周辺回路111へのVDDの供給が停止すると、これら電源線への電位の供給も停止することとなる。The peripheral circuit 111 has a function of supplying a potential to various power supply lines (VHH, VLL, VPC) provided in the
<メモリセルアレイのデバイス構造>
記憶装置100において、NVM20のトランジスタTr1、Tr2はOSトランジスタとし、他のトランジスタは、例えば、Siトランジスタ等とすることができる。この場合、メモリセルアレイ110を、Siトランジスタで構成される回路上に、OSトランジスタで構成される回路が積層されているデバイス構造とすることができる。図4に、メモリセルアレイ110のデバイス構造例を模式的に示す。<Device structure of memory cell array>
In the
図4の例では、メモリセルアレイ110A上に、メモリセルアレイ110Bが積層されている。メモリセルアレイ110AにはSMC10およびLPC30がマトリクス状に設けられている。メモリセルアレイ110BにはNVM20がマトリクス状に設けられている。メモリセルアレイ110Aは応答速度が速いメモリ部Aを構成し、メモリセルアレイ110Bはデータの長期貯蔵用のメモリ部Bを構成する。メモリセルアレイ110Bをメモリセルアレイ110Aに積層することで、記憶装置100の大容量化と小型化を効果的に行える。In the example of FIG. 4, the
1つのメモリセル130に着目すると、SMC10およびLPC30が形成されている領域上に、NVM20が形成されている。図5は、メモリセル130のデバイス構造例を模式的に示す回路図である。図5は、NVM20が8ビットの相補データを記憶する例を示している。よって、NVM20はNMC[0]−NMC[7]を有する。SMC10およびLPC30が形成されている領域上に、NMC[0]−NMC[7]が設けられている。Focusing on one
OSトランジスタ上に、OSトランジスタを積層することが可能である。よって、メモリセルアレイ110Bを2層以上回路が積層されているデバイス構造とすることができる。図6は、メモリセルアレイ110Bが2層構造である場合のメモリセル130のデバイス構造例を示す。ここでもNVM20はNMC[0]−NMC[7]を有する。SMC10およびLPC30が形成されている領域上にNMC[0]−NMC[3]が積層され、NMC[0]−NMC[3]が形成されている領域上にNMC[4]−NMC[7]が積層されている。An OS transistor can be stacked over the OS transistor. Therefore, the
メモリセルアレイ110Bをメモリセルアレイ110Aに積層することで、メモリセルアレイ110の大容量化と小型化が可能となる。例えば、メモリセル130が図5のデバイス構造である場合、メモリセルアレイ110のビット当たりの面積は1つのNMCの面積となる。つまり、ビット当たりの面積は、2個のトランジスタと2個の容量素子が設けられる領域の面積である。また、メモリセル130が図6のデバイス構造である場合、メモリセルアレイ110のビット当たりの面積は、図5の例の1/2となる。このように、SMC10上にNVM20を積層して設けることで、CMOS型SRAMのメモリセルと比較して、メモリセル130のビット当たりの面積は小さくなる。By stacking the
また、メモリセル130のビット当たりの面積の縮小と、メモリセル130の動作の安定性との双方を実現することができる。メモリセルアレイ110が積層構造をとることで、SMC10のSNMが確保できるβ比となるように、SMC10の各トランジスタのチャネル長およびチャネル幅を適切化し、かつ、SMC10およびLPC30が設けられる領域よりも大きくならないように、NVM20を設計することが可能である。In addition, both the reduction of the area per bit of the
<<記憶装置の動作例>>
記憶装置100において、メモリセルアレイ110のデータの書き込み方法には、ライトスルー(write through)方式とライトバック(write back)方式とがある。<< Operation Example of Storage Device >>
In the
ライトスルー方式では、書き込みアクセスされたメモリセル130において、SMC10にデータが書き込まれるときに、NVM20にもデータが書き込まれる。ライトバック方式では、ホスト装置がタスクを処理している間は、メモリセル130に対するデータの書込みアクセス、および読み出しアクセスはSMC10に対して行われ、NVM20はアクセスされない。タスクが終了したら、SMC10が記憶しているデータはNVM20に転送され、選択された1のNMCに書き込まれる。In the write-through method, data is written to the
<動作例1>
図7のタイミングチャートを用いて、記憶装置100の動作例を説明する。図7は、データの書き込み方式がライトスルー方式である動作例を示している。ここでは、データの読み出し動作には、NVM20の何れか1つのNMCを選択し、選択されたNMCのデータをSMC10で増幅して、BL、BLBに書き込む方式が採用されている。<Operation example 1>
An operation example of the
NMCは、一対のメモリセル(MC1、MC2)を備えることで相補データを保持することができ、また、トランジスタTr1、Tr2をOSトランジスタとすることで、相補データを長時間保持することができる。NMCが相補データを保持していることで、NMCで保持している相補データを読み出すときには、SMC10は差動増幅回路として機能することができる。このため、MC1の容量素子C1が保持している電圧と、MC2の容量素子C2が保持している電圧との電圧差が小さくとも、信頼性の高い読み出し動作ができる。また、NMCはDRAMのメモリセルと同様に、高速な読み出し動作、および高速な書き込み動作が可能である。The NMC can hold complementary data by including a pair of memory cells (MC1, MC2), and can hold complementary data for a long time by using the transistors Tr1, Tr2 as OS transistors. Since the NMC holds complementary data, the
図7において、t0、t1等は時刻を表している。波形間に付された矢印は、記憶装置100の動作の理解を容易にするためのものである。VDDMは、記憶装置100に設けられたVDD供給用の電源線である。PSW141によって、VDDMへのVDDの供給が制御される。また、VDDM、VPC、VHH等について、点線で表されている波形は、電位が不確定であることを示している。また、VDDM等の配線の低レベル(Lレベル)はGNDである。信号線のうち、PCL、WLの高レベル(Hレベル)はVDDであり、NWL_0−NWL_[n−1]の高レベルはVHMである。これらは、図8においても同様である。In FIG. 7, t0, t1, etc. represent time. The arrows attached between the waveforms are for facilitating understanding of the operation of the
なお、NWL_0−NWL_[n−1]の高レベルがVHMであるのは、トランジスタTr1、Tr2のしきい値電圧がトランジスタTac1等の他のトランジスタよりも高い場合を想定しているからである。トランジスタNWL_0−NWL_[n−1]にVDDを印加することで、NVM20のデータの書き込みおよび読み出しが可能であれば、NWL_0−NWL_[n−1]の高レベルをVDDとすることができる。この場合、記憶装置100にVHM用のPSW142は設けなくてもよい(図1参照)。Note that the high level of NWL_0 to NWL_ [n−1] is VHM because it is assumed that the threshold voltages of the transistors Tr1 and Tr2 are higher than those of other transistors such as the transistor Tac1. If VDD can be written to and read from the
(パワーゲーティング)
まず、記憶装置100のパワーゲーティング動作について説明する。t0−t1では、記憶装置100は、VDDの供給が遮断されている電源オフ状態である。t1以降は、記憶装置100は、VDDが供給されている電源オン状態である。(Power gating)
First, the power gating operation of the
t0でPSW141がオフになると、VDDMの電位は下がり、やがてGNDとなる。周辺回路111へのVDDの供給が遮断されるためWL、NWL_0−NWL_[n−1]、PCL、VPCもGNDとなる。t1でPSW141がオンとなると、VDDMが充電され、やがて、その電位はVDDまで上昇する。t1−t2が電源復帰に要する時間である。またPSW141をオン、オフするのと連動して、PSW142もオン、オフするとよい。When the
(初期化)
t2−t3では、記憶装置100を初期状態にするための初期化動作が行われる。具体的には、VPC、VHHおよびVLLはVDD/2とされる。ビット線対(BL、BLB)およびローカルビット線対(LBL、LBLB)はそれぞれプリチャージされ、VDD/2とする。ビット線対のプリチャージは列ドライバ124によって行われ、ローカルビット線対のプリチャージはLPC30によって行われる。PCLを高レベル(Hレベル)にすることで、トランジスタTeq1、Tpc1、Tpc2がオンとなり、LBL、LBLBのプリチャージと電位の平滑化が行われる。(Initialize)
At t2-t3, an initialization operation for setting the
(書き込み)
書き込みアクセスがあると、列ドライバ124によってビット線対をプリチャージ状態から浮遊状態にする。また、LPC30によって、ローカルビット線対をプリチャージ状態から浮遊状態にする。これはPCLをHレベルからLレベルにすることで行われる。(writing)
When there is a write access, the
次に、列ドライバ124によって、データDA1がビット線対に書き込まれる。ここで、BLがVDDであれば、BLBはGNDである。行デコーダ121によって行アドレスがデコードされたタイミングで、書き込み対象行のNWL_0−NWL_[n−1]の何れか1本をHレベルにする。ここでは、NWL_1をHレベルにして、MC1[1]のトランジスタTr1、およびMC2[1]のトランジスタTr2をオンにする。また、NWL_1が選択された後、VHHはVDDとされ、VLLはGNDとされるため、SMC10はアクティブとなる。また、NWL_1が選択された後、書き込み対象行のWLをHレベルにして、トランジスタTac1、Tac2をオンにする。なお、NWL_1をHレベルにするタイミングでWLをHレベルにしてもよい。Next, the data DA1 is written to the bit line pair by the
トランジスタTac1、Tac2がオンになることで、ローカルビット線対にデータDA1が書き込まれる。このとき、SMC10はアクティブであるので、SMC10にデータDA1が書き込まれる。かつ、NVM20において書き込み対象となっているNMC[1]のトランジスタTr1、Tr2はオンであるので、NMC[1]にもデータDA1が書き込まれることとなる。LBLがVDDであれば、MC1[1]は”1”を保持し、MC2[1]は”0”を保持することとなる。一定期間WLをHレベルにした後にLレベルにする。WLがLレベルになることで、SMC10とビット線対と間は非導通状態となる。この状態になったら、NWL_1をLレベルにして、MC1[1]およびMC2[1]を非選択状態に戻す。NWL_1をLレベルにした後、VHH、VLLの電位をVDD/2に戻し、SMC10を非アクティブにする。SMC10を非アクティブにすることで、SMC10からはデータDA1は消失するが、データDA1はMC1[1]およびMC2[1]で長時間保持できるので、問題はない。When the transistors Tac1 and Tac2 are turned on, the data DA1 is written to the local bit line pair. At this time, since the
NWL_1をLレベルにした後、ビット線対およびローカルビット線対のプリチャージ動作を開始し、これらをVDD/2にプリチャージしている。After setting NWL_1 to L level, the precharge operation of the bit line pair and the local bit line pair is started, and these are precharged to VDD / 2.
(非アクセス)
t4−t5では、記憶装置100は、ホスト装置からアクセス要求がない非アクセス状態である。PCLはHレベルであり、WLおよびWL_0−WL_[n−1]はLレベルである。VPC、VHHおよびVLLはVDD/2である。ビット線対およびローカルビット線対はVDD/2にプリチャージされている。t4−t5では、SMC10は動作させる必要がないので、VHH、VLLをVDD/2にしておくことで、SMC10のリーク電流を低減することができる。よって、記憶装置100全体の消費電力を効果的に低減することができる。(Non-access)
At t4-t5, the
(読み出し)
t5−t6では、記憶装置100は、ホスト装置の読み出しアクセス要求に対する動作を行っている。ここでは、NVM20のNMC[1]に、ホスト装置の処理に必要なデータが記憶されていることとする。(reading)
From t5 to t6, the
読み出しアクセスがあると、列ドライバ124により、ビット線対はプリチャージ状態から浮遊状態とされ、LPC30により、ローカルビット線対はプリチャージ状態から浮遊状態とされる。次に、NWL_1をHレベルにして、MC1[1]のトランジスタTr1、およびMC2[1]のトランジスタTr2をオンにする。MC1[1]のデータがLBLに書き込まれ、MC2[1]のデータがLBLBに書き込まれる。つまり、ローカルビット線対には、データDA1が書き込まれることとなる。NWL_1をHレベルした後、VHHをVDDにし、かつVLLをGNDにして、SMC10をアクティブにする。このとき、SMC10は差動増幅回路として機能し、ローカルビット線対のデータDA1を増幅する。SMC10をアクティブにした後、WLをHレベルにして、ローカルビット線対のデータDA1をビット線対に書き込む。ビット線対に書き込まれたデータDA1は列ドライバ124によって読み出される。When there is a read access, the bit line pair is changed from the precharge state to the floating state by the
読み出し動作の終了動作は、書き込み動作の場合と同様であり、初期化動作と非アクセス状態にするための動作である。まず、WLをLレベルにする。次にNWL_1をLレベルにする。次にVHHおよびVLLをVDD/2にして、SMC10を非アクティブにする。また、NWL_1をLレベルにした後、ビット線対およびローカルビット線対のプリチャージを開始する。The end operation of the read operation is the same as that of the write operation, and is an operation for setting the initialization operation and the non-access state. First, WL is set to L level. Next, NWL_1 is set to L level. Next, VHH and VLL are set to VDD / 2, and the
図7の例では、書き込み動作、読み出し動作の最後に、PCLをHレベルに遷移させてローカルビット線対のプリチャージを開始しているが、このタイミングは図7の例に限定されない。NWLがLレベルになった時からWLをHレベルにする時までの間に、PCLを立ち上げて、ローカルビット線対のプリチャージを開始すればよい。In the example of FIG. 7, the PCL is transitioned to the H level at the end of the write operation and the read operation, and the precharge of the local bit line pair is started. However, this timing is not limited to the example of FIG. PCL may be raised to start precharging of the local bit line pair between the time when NWL becomes L level and the time when WL becomes H level.
また、図7の例では、非アクセス状態では、PCLをHレベルに維持することで、ローカルビット線対をVDD/2に固定しているが、PCLをLレベルにして、ローカルビット線対を浮遊状態にしておいてもよい。この場合、書き込み動作、および読み出し動作の開始時に、まず、PCLをLレベルからHレベルにして、ローカルビット線対のプリチャージを行えばよい。In the example of FIG. 7, in the non-access state, the local bit line pair is fixed to VDD / 2 by maintaining the PCL at the H level. It may be left floating. In this case, at the start of the write operation and the read operation, first, the PCL is changed from the L level to the H level, and the local bit line pair may be precharged.
<動作例2>
図8のタイミングチャートを用いて、記憶装置100の動作例を説明する。図8には、データの書き込み方式がライトバック方式である動作例を示している。この例では、ホスト装置がタスクを処理している間のアクセス対象は、SMC10のみとなる。タスクが終了したら、データをSMC10からNVM20に転送(ストア動作)し、NVM20の何れか1つのNMCにデータを書き込む。また、別のタスクを実行する場合は、データをNVM20の何れか1つのNMCからSMC10に転送する(ロード動作)。ここでは、データの転送先および転送元がNMC[1]であるとして、記憶装置100の動作例を説明する。<Operation example 2>
An operation example of the
(パワーゲーティング)
図8の動作例も、図7と同様に、メモリセルアレイ110のパワーゲーティングが行われている。メモリセルアレイ110は、t10−t11では、電源オフ状態であり、t11以降は電源オン状態である。t11−t12では、電源復帰動作が行われている。(Power gating)
In the operation example of FIG. 8 as well, the power gating of the
(初期化、ロード)
電源がt12−t14では、記憶装置100を初期状態にする初期化動作が行われる。t11−t12の動作は、図7のt1−t2の動作と同様であり、ビット線対およびローカルビット線対のプリチャージが行われる。(Initialization, loading)
When the power source is t12-t14, an initialization operation for setting the
t13−t14では、記憶装置100はロード動作を行っている。メモリセルアレイ110の各SMC10に、NVM20のNMC[1]からデータをロードする。ここでは、NMC[1]はデータDB1を記憶していることとする。PCLをLレベルにして、LBL、LBLBを浮遊状態にする。次に、NWL_1をHレベルにして、MC1[1]のトランジスタTr1、およびMC2[1]のトランジスタTr2をオンにする。LBL、LBLBにはデータDB1が書き込まれる。NWL_1をHレベルにした後、VHHをVDDにし、VLLをGNDにして、SMC10をアクティブにする。SMC10によって、LBL、BLBLに書き込まれたデータDB1が増幅され、保持される。MC1[1]が”1”を保持している場合、LBLはVDDとなり、LBLBはGNDとなる。NWL_1を一定期間Hレベルにした後、Lレベルにすることで、ロード動作が終了する。From t13 to t14, the
(書き込み)
t14−t15では、記憶装置100はデータ書き込み動作を行っている。ここでは、SMC10に書き込むデータをデータDB2とする。書き込みアクセスがあると、列ドライバ124によって、データDB2がビット線対に書き込まれる。ここで、BLがVDDであれば、BLBはGNDである。行デコーダ121によって行アドレスがデコードされ、行ドライバ123によって行アドレスが指定する行のWLがHレベルとなる。これにより、トランジスタTac1、Tac2がオンとなり、ローカルビット線対にデータDB2が書き込まれる。WLを一定期間Hレベルにした後、Lレベルにする。WLをLレベルにした後、列ドライバ124は、ビット線対をVDD/2にプリチャージし、しかる後浮遊状態にする。以上で、書き込み動作は終了する。(writing)
From t14 to t15, the
(読み出し)
t15−t16では、記憶装置100はデータ読み出し動作を行っている。読み出しアクセスがあると、行デコーダ121によって行アドレスがデコードされ、行ドライバ123によって行アドレスが指定する行のWLがHレベルとなる。これにより、トランジスタTac1、Tac2はオンとなり、ローカルビット線対のデータDB2が、ビット線対に書き込まれる。ビット線対に書き込まれたデータDB2は、列ドライバ124によって読み出される。WLを一定期間Hレベルにした後、Lレベルにする。WLをLレベルにした後、ビット線対は、列ドライバ124によって、VDD/2にプリチャージされた後、浮遊状態とされる。以上で、データ読み出し動作は終了する。(reading)
From t15 to t16, the
(ストア)
t16−t17では、記憶装置100はデータの転送(ストア)動作を行っている。ホスト装置から別のタスクを実行する命令、あるいはタスクを終了させる命令を受けると、記憶装置100はストア動作を行う。NWL_1をHレベルにすることで、ローカルビット線対に書き込まれているデータDB2が、NMC[1]に書き込まれる。ここで、LBLがVDDであれば、MC1[1]は”1”を保持し、MC2[1]は”0”を保持することとなる。(Store)
From t16 to t17, the
NWL_1を一定期間Hレベルにした後、Lレベルにする。次に、VHHおよびVLLをVDD/2に戻して、SMC10を非アクティブにする。そして、次に行うロード動作のために、NWL_1がLレベルになるタイミングでPCLをHレベルにして、ローカルビット線対のプリチャージを開始する。これでストア動作が終了する。After NWL_1 is set to H level for a certain period, it is set to L level. Next, VHH and VLL are returned to VDD / 2 to deactivate
データストア動作の終了後、ホスト装置が別のタスクを実行する場合は、まずロード動作が行われる。その後、ホスト装置のアクセス要求に従って、記憶装置100はデータの読み出し動作、またはデータ書き込み動作を行う。When the host device executes another task after the data store operation is completed, a load operation is first performed. Thereafter, the
<電位生成回路>
図9Aに、VHHに供給される電位、およびVLLに供給される電位を生成するための回路の構成例を示す。電位生成回路150は、直列に接続された4つのトランジスタTg1−Tg4を有する。<Potential generation circuit>
FIG. 9A shows a configuration example of a circuit for generating a potential supplied to VHH and a potential supplied to VLL. The
信号SOBがトランジスタTg1、Tg3のゲートに入力され、信号SOがトランジスタTg2、Tg4のゲートに入力される。信号SOBは信号SOの反転信号である。トランジスタTg1のソースにはVDDが入力され、トランジスタTg2のドレインにはVDD/2が入力され、トランジスタTg4のソースにはGNDが入力される。トランジスタTg1のドレインの出力電位VH1がVHHに入力され、トランジスタTg3のソースからの出力電位VL1がVLLに出力される。信号SOがLレベルであり、かつ信号SOBがHレベルである場合、VH1およびVL1はVDD/2となる。信号SOがHレベルであり、かつ信号SOBがLレベルである場合、VH1はVDDとなり、VL1はGNDとなる。The signal SOB is input to the gates of the transistors Tg1 and Tg3, and the signal SO is input to the gates of the transistors Tg2 and Tg4. Signal SOB is an inverted signal of signal SO. VDD is input to the source of the transistor Tg1, VDD / 2 is input to the drain of the transistor Tg2, and GND is input to the source of the transistor Tg4. The output potential VH1 at the drain of the transistor Tg1 is input to VHH, and the output potential VL1 from the source of the transistor Tg3 is output to VLL. When signal SO is at L level and signal SOB is at H level, VH1 and VL1 are VDD / 2. When the signal SO is at the H level and the signal SOB is at the L level, VH1 is VDD and VL1 is GND.
図7、図8では、SMC10とNVM20と間のデータの転送に連動して、VHH、VLLの電位を変化させている。選択されたNWLの電位の立ち上がりと立下りのタイミングに連動して、VH1、VL1を変動させることが好ましい。これによって、記憶装置100の応答速度を低下させることなく、可能な限りSMC10を非アクティブ状態にすることができる。したがって、記憶装置100全体の消費電力を効果的に低減できる。7 and 8, the potentials of VHH and VLL are changed in conjunction with data transfer between the
図9Bは、電位生成回路150の動作例を示すタイミングチャートである。図9Bにおいて、信号NWWは、NVM20のn個のNMCの何れか1つを選択する選択信号に相当し、例えば、NWL_0−NWL_[n−1]に入力される信号の論理和をとったものとすることができる。信号SOの立ち上がるタイミングは、NWWの立ち上がるタイミングよりも時間Td1遅延し、信号SOの立ち下るタイミングは、NWWの立ち下るタイミングよりも時間Td2遅延している。時間Td1は時間Td2と同じでも、異なっていてもよい。FIG. 9B is a timing chart illustrating an operation example of the
このような信号SOを用いて、電位生成回路150を動作させることで、NVM20のn個のNMCの何れか1が選択状態になった後に、直ちにSMC10をアクティブ状態にすることができる。また、NVM20のn個のNMCを全て非選択状態にした後に、直ちにSMC10を非アクティブ状態にすることができる。By operating the
例えば、電位生成回路150は、メモリセルアレイ110の行ごとに設けることができる。または、メモリセルアレイ110の複数行(例えば、4行、8行、16行等)に1つの電位生成回路150を設けることができる。電位生成回路150は周辺回路111に設ければよい。例えば、電位生成回路150は、行ドライバ123に組み込んでもよい。For example, the
NVM20で構成されるメモリセルアレイ110Bはフラッシュメモリ、MRAM(磁気抵抗ランダムアクセスメモリ)、PRAM(相変化ランダムアクセスメモリ)などの他の不揮発性メモリと比較して、CMOS回路との親和性に非常に優れている。フラッシュメモリは駆動に高電圧が必要である。MRAM、PRAMは電流駆動型メモリであるため、電流駆動用の素子や回路が必要となる。これに対して、NVM20は、トランジスタTr1、Tr2のオン、オフを制御することで動作する。つまり、NVM20はCMOS回路と同じように電圧駆動型のトランジスタで構成される回路であり、また、低電圧で駆動することができる。そのため、1つのチップにプロセッサと記憶装置100とを組み込むことが容易である。また、記憶装置100は、性能を低下させずに、ビット当たりの面積を低減することができる。また、記憶装置100は消費電力を低減することができる。また、記憶装置100は電源オフ状態でもデータを記憶することが可能であるので、記憶装置100のパワーゲーティングが可能である。The
SRAMは高速であるため、標準的なプロセッサのオンチップ・キャッシュメモリに使用されている。SRAMは待機時でも電力を消費してしまうということ、また大容量化が難しいという短所がある。例えば、モバイル機器用のプロセッサでは、オンチップ・キャッシュメモリの待機時の消費電力がプロセッサ全体の平均消費電力に占める割合の80%に達するといわれている。これに対して、記憶装置100は、読み出し、書き込みが速いというSRAMの長所を生かしつつ、SRAMの短所が解消されているRAMである。そのため、オンチップ・キャッシュメモリに記憶装置100を適用することは、プロセッサ全体の消費電力の低減に有用である。記憶装置100はビット当たりの面積が小さいため、大容量化が容易であるので、レベル2やレベル3のキャッシュメモリに好適である。SRAM is used for standard processor on-chip cache memory because it is fast. SRAM has the disadvantages that it consumes power even during standby and that it is difficult to increase the capacity. For example, in a processor for a mobile device, it is said that power consumption during standby of the on-chip cache memory reaches 80% of the average power consumption of the entire processor. On the other hand, the
図10に、キャッシュメモリの構成例を模式的に示す。キャッシュメモリ200(以下、「キャッシュ200」と呼ぶ。)は、フル・アソシエイティブ(fully associative)方式のキャッシュメモリである。キャッシュ200はプロセッサコアと共に1つのチップに組み込まれている。図14Bに示すように、例えば、キャッシュ200とプロセッサコアとが組み込まれたチップをパッケージングすることで、図14Bに示すような電子部品を得ることができる。FIG. 10 schematically shows a configuration example of the cache memory. The cache memory 200 (hereinafter referred to as “
キャッシュ200は、データアレイ210、タグアレイ220、および一致回路240を有する。データアレイ210は、データを格納するためのメモリであり、複数のデータブロック211を有する。データブロック211は、複数のメモリセル130で構成される。ここでは、データブロック211のラインサイズを32バイトする。そのため、データブロック211は256(=32×8)個のメモリセル130で構成されている。ここでは、メモリセル130のNVM20は、8個のNMCを有することとする。The
タグアレイ220は、複数のブロック221を有する。1のデータブロック211に対して1のブロック221が設けられている。ブロック221は対応するデータブロック211を指定するためのタグを記憶している。The
ADDR[31:2]はアドレス信号である。アドレス信号の下位3ビット(ADDR[4:2])はデータブロック211内のアドレスを表す。ADDR[4:2]によって、8のNMCのうちの何れか1つを選択することができる。アドレス信号の上位27ビット(ADDR[31:5])は、タグの検索に用いられる。そのため、ブロック221のラインサイズは27ビットとなり、ブロック221は、27個のメモリセルで構成される。ADDR [31: 2] is an address signal. The lower 3 bits (ADDR [4: 2]) of the address signal represent an address in the data block 211. Any one of 8 NMCs can be selected by ADDR [4: 2]. The upper 27 bits (ADDR [31: 5]) of the address signal are used for tag search. Therefore, the line size of the
一致回路240はタグの検索結果を表す信号HITを生成する。具体的には、一致回路240は、ADDR[31:5]と、各ブロック221から読み出したタグとが一致しているか否かを検出している。信号HITは、アクセス要求があるアドレスを持つデータブロック211が存在していることを表す信号である。例えば、信号HITが”0”であれば、該当するデータブロック211が存在していないこととなる。信号HITが”1”であれば、該当するデータブロック211が存在していることとなり、キャッシュ200から読み出されたデータはプロセッサで使用できる。The
一致回路240には、1つのブロック221に対応して、1つのXOR回路241が設けられている。XOR回路241は、ADDR[31:5]と、対応するブロック221から読み出したタグとを比較している。各XOR回路241の出力信号は、データを読み出すデータブロック211を選択するのに用いられる。一致回路240では、各XOR回路241の出力信号が演算処理され、信号HITが生成される。The
キャッシュ200に読み出しアクセスがあると、タグアレイ220の各ブロック221からタグが読み出され、一致回路240で信号HITが生成される。この間に、データアレイ210の各データブロック211では、ADDR[4:2]が指定するNMCのデータがSMC10に読み出される。例えば、ADDR[4:2]が”011”であれば、NMC[3]のデータがSMC10にロードされ、SMC10によって増幅される。このように、信号HITを生成している間に、NVM20からSMC10にデータをロードし、かつSMC10で増幅しているため、キャッシュ200は、高速な読み出しが可能である。When there is a read access to the
ブロック221のメモリセルはメモリセル130で構成すればよい。なお、ブロック221のメモリセルは、1ビットの相補データをバックアップするための回路を少なくとも有していれよい。そのような回路構成をもつメモリセルの例を図11A、図11Bに示す。The memory cell in the
図11Aに示すメモリセル225は、SMC10、NMC[0]、およびLPC30を有する。メモリセル225おいて、NMC[0]は、SMC10およびLPC30が形成されている領域上に積層される。メモリセル225はメモリセル130と同様に動作させることができる。キャッシュ200をパワーゲーティングする際には、データをバックアップするため、SMC10のデータをNMC[0]に書き込むストア動作を行えばよい。キャッシュ200が電源オフ状態から電源オン状態に復帰したら、NMC[0]のデータをSMC10に書き込むロード動作を行えばよい。A
図11Bに示すメモリセル226は、SMC10およびバックアップ回路(BKC)25を有する。メモリセル226は、メモリセル225からLPC30を除いた回路と同様の回路構成をもつ。A
BKC25は、回路25a、25bを有する。回路25aはトランジスタTr11および容量素子C11を有し、回路25bはトランジスタTr12および容量素子C12を有する。回路25aは、LBLに書き込まれたデータをバックアップするための回路であり、回路25bは、LBLBに書き込まれたデータをバックアップするための回路である。トランジスタTr11、Tr12のゲートは、BKLに電気的に接続されている。BKLは信号線であり、バックアップ動作およびリストア動作を制御する信号が入力される。The
キャッシュ200を電源オフ状態にする前に、BKLをHレベルにして、LBL、LBLBに書き込まれているデータをBKC25に書き込み、しかる後、BKLをLレベルにする(バックアップ動作)。キャッシュ200が電源オフ状態から電源オン状態に復帰したら、BKLをHレベルにして、BKC25で保持している相補データを、LBL、LBLBに書き戻す。しかる後、BKLをLレベルに戻す(リストア動作)。Before the
トランジスタTr11、Tr12をOSトランジスタとすることで、タグアレイ220が電源オフ状態であっても、回路25a、25bはデータを長時間保持することが可能となる。なお、NMC3(図3A)と同様に、トランジスタTr11、Tr12にそれぞれバックゲートを設けて、共通の配線に接続するようにしてもよい。あるいは、トランジスタTr11に、ゲート、ソース、あるいはドレインの何れか1つと電気的に接続されているバックゲートを設けてもよい。トランジスタTr12もトランジスタTr11と同様に構成することができる。By using the transistors Tr11 and Tr12 as OS transistors, the
図10は、記憶装置100をフル・アソシエイティブ方式のキャッシュに適用した例であるが、記憶装置100は、ダイレクト・マップ(direct mapped)方式のキャッシュメモリ、およびセット・アソシエイティブ(set associative)方式のキャッシュメモリにも適用することができる。これらの場合、ADDR[31:2]は、上位、中位および下位の3つのアドレスに分割される。中位アドレスをインデックスとして使用し、このうちの3ビットのデータを使って、データアレイ210の各メモリセル130が有する8個のNMCのうちの何れか1つを選択すればよい。FIG. 10 shows an example in which the
本実施の形態の記憶装置をキャッシュメモリに適用することで、従来のSRAMで構成されるキャッシュと同様の高速動作を可能とし、且つ、消費電力の低減、およびビット当たりの面積の低減が可能となる。また、本実施の形態のキャッシュメモリを組み込むことで、記憶容量が大きく、小型で低消費電力なプロセッサを提供することができる。By applying the storage device of this embodiment to a cache memory, it is possible to perform a high-speed operation similar to that of a cache configured with a conventional SRAM, and it is possible to reduce power consumption and area per bit. Become. Further, by incorporating the cache memory of this embodiment, a processor with a large storage capacity, a small size, and low power consumption can be provided.
〔実施の形態2〕
本実施の形態では、記憶装置を備える半導体装置について説明する。また、記憶装置を備える電子部品および電子機器等について説明する。[Embodiment 2]
In this embodiment, a semiconductor device provided with a memory device is described. In addition, an electronic component and an electronic device including a storage device will be described.
例えば、記憶装置はプロセッサ(「プロセッシングユニット」とも呼ぶ。)に組み込まれ、プロセッサの処理に必要なデータ(命令も含む。)が記憶される。プロセッサには、CPU、GPU(Graphics Processing Unit)、PLD(Programmable Logic Device)、DSP(Digital Signal Processor)、MCU(Microcontroller Unit)、カスタムLSI、RFICなどがある。For example, the storage device is incorporated in a processor (also referred to as a “processing unit”), and stores data (including instructions) necessary for processing by the processor. The processor includes a CPU, a GPU (Graphics Processing Unit), a PLD (Programmable Logic Device), a DSP (Digital Signal Processor), an MCU (Microcontroller Unit), a custom LSI, and an RFIC.
<<CPU>>
図12はCPUの構成例を示すブロック図である。図12に示すCPU1300は、CPUコア1330、パワーマネージメントユニット(PMU)1331および周辺回路1332を有する。<< CPU >>
FIG. 12 is a block diagram illustrating a configuration example of a CPU. A
CPUコア1330は、制御装置1307、プログラムカウンタ(PC)1308、パイプラインレジスタ1309、パイプラインレジスタ1310、算術演算装置(ALU:Arithmetic logic unit)1311、およびレジスタファイル1312、およびデータバス1333を有する。CPUコア1330と周辺回路1332と間のデータの転送は、データバス1333を介して行われる。The
PMU1331は、パワーコントローラ1302、およびパワースイッチ1303を有する。周辺回路1332は、キャッシュメモリ1304、バスインターフェース(BUS I/F)1305、及びデバッグインターフェース(Debug I/F)1306を有する。The
実施の形態1の記憶装置は、キャッシュメモリ1304に適用することができる。これにより、面積および消費電力の増加を抑えて、キャッシュメモリ1304の大容量化が可能である。また、キャッシュメモリ1304の待機電力を低減することができるため、小型で、低消費電力なCPU1300を提供することができる。The storage device of
制御装置1307は、プログラムカウンタ1308、パイプラインレジスタ1309、パイプラインレジスタ1310、ALU1311、レジスタファイル1312、キャッシュメモリ1304、バスインターフェース1305、デバッグインターフェース1306、及びパワーコントローラ1302の動作を統括的に制御することで、入力されたアプリケーションなどのプログラムに含まれる命令をデコードし、実行する機能を有する。The
ALU1311は、四則演算、論理演算などの各種演算処理を行う機能を有する。キャッシュメモリ1304は、使用頻度の高いデータを一時的に記憶しておく機能を有する。プログラムカウンタ1308は、次に実行する命令のアドレスを記憶する機能を有するレジスタである。なお、図12では図示していないが、キャッシュメモリ1304には、キャッシュメモリ1304の動作を制御するコントロール回路が設けられている。The
パイプラインレジスタ1309は、命令データを一時的に記憶する機能を有する。レジスタファイル1312は、汎用レジスタを含む複数のレジスタを有しており、メインメモリから読み出されたデータ、またはALU1311の演算処理の結果得られたデータ等を記憶することができる。パイプラインレジスタ1310は、ALU1311の演算処理に利用するデータ、またはALU1311の演算処理の結果得られたデータなどを一時的に記憶する機能を有する。The
バスインターフェース1305は、CPU1300とCPU1300の外部にある各種装置との間におけるデータの経路としての機能を有する。デバッグインターフェース1306は、デバッグの制御を行うための命令をCPU1300に入力するための信号の経路としての機能を有する。The
パワースイッチ1303は、パワーコントローラ1302以外のCPU1300が有する各種回路への、電源電位の供給を制御する機能を有する。CPU1300は幾つかのパワードメインを有しており、パワーゲーティングされる回路は、何れか1つのパワードメインに属している。同一のパワードメインに属する回路は、パワースイッチ1303によって電源電位の供給が制御される。パワーコントローラ1302はパワースイッチ1303の動作を制御する機能を有する。このような電源管理システムを有することで、CPU1300は、パワーゲーティングを行うことが可能である。パワーゲーティングの流れについて、一例を挙げて説明する。The
まず、CPUコア1330が、電源電位の供給を停止するタイミングを、パワーコントローラ1302のレジスタに設定する。次いで、CPUコア1330からパワーコントローラ1302へ、パワーゲーティングを開始する旨の命令を送る。次いで、CPU1300内に含まれる各種レジスタとキャッシュメモリ1304が、データの退避を開始する。次いで、CPU1300が有するパワーコントローラ1302以外の各種回路への電源電位の供給が、パワースイッチ1303により停止される。次いで、割込み信号がパワーコントローラ1302に入力されることで、CPU1300が有する各種回路への電源電位の供給が開始される。なお、パワーコントローラ1302にカウンタを設けておき、当該カウンタを用いて、割込み信号の入力に関わらず、電源電位の供給が開始されるタイミングを決めるようにしてもよい。次いで、各種レジスタがデータの復帰を開始する。また、キャッシュメモリ1304では、例えば、ライトバック方式で動作している場合は、NVM20のデータをSMC10にロードする。次いで、制御装置1307における命令の実行が再開される。First, the
<<RFIC>>
プロセッサの一例として、RFICについて説明する。RFICは、RFID、無線チップ、無線IDチップ等とも呼ばれている。RFICは、内部に記憶回路を有し、記憶回路で必要な情報を記憶し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このような特徴から、RFICは、物品などの個体情報を読み取ることにより物品の識別を行う個体認証システムなどに用いることが可能である。<< RFIC >>
An RFIC will be described as an example of a processor. The RFIC is also called an RFID, a wireless chip, a wireless ID chip, or the like. The RFIC has a storage circuit inside, stores necessary information in the storage circuit, and exchanges information with the outside using non-contact means, for example, wireless communication. Because of these characteristics, the RFIC can be used in an individual authentication system that identifies an article by reading individual information about the article.
図13は、RFICの構成例を示すブロック図である。RFIC1400は、アンテナ1404、整流回路1405、定電圧回路1406、復調回路1407、変調回路1408、論理回路1409、RAM1410、ROM(読み取り専用メモリ)1411、バッテリ1412を有する。これらの回路は、必要に応じて、取捨することができる。例えば、RFIC1400はアクティブ型であるが、バッテリ1412を備えていないパッシブ型とすることもできる。ここでは、RFIC1400は、アンテナ1404を含んだ態様の半導体装置であるが、アンテナ1404を含まない半導体装置をRFIC1400と呼ぶこともできる。FIG. 13 is a block diagram illustrating a configuration example of the RFIC. The
実施の形態1の記憶装置は、RAM1410に適用することができる。実施の形態1の記憶装置はCMOS回路との親和性が高いため、RFIC1400において、製造プロセスを複雑化することなく、アンテナ1404以外の回路を1のチップに組み込むことができる。チップに、通信帯域に応じた性能のアンテナ1404が実装されている。データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式などがある。本実施の形態に示すRFIC1400は、いずれの方式に用いることも可能である。The storage device in
アンテナ1404は、通信器1420に接続されたアンテナ1421との間で無線信号1422の送受信を行うためのものである。また、整流回路1405は、アンテナ1404で無線信号を受信することにより生成される入力交流信号を整流、例えば、半波2倍圧整流し、後段に設けられた容量素子により、整流された信号を平滑化することで入力電電圧を生成するための回路である。なお、整流回路1405の入力側または出力側には、リミッタ回路を設けてもよい。リミッタ回路とは、入力交流信号の振幅が大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しないように制御するための回路である。The
定電圧回路1406は、入力電圧から安定した電源電位を生成し、各回路に供給するための回路である。なお、定電圧回路1406は、内部にリセット信号生成回路を有していてもよい。リセット信号生成回路は、論理回路1409のリセット信号を生成するための回路である。The
復調回路1407は、入力交流信号を包絡線検出することにより復調し、復調信号を生成するための回路である。また、変調回路1408は、アンテナ1404から出力するデータに応じて変調を行うための回路である。The
論理回路1409は復調信号を解読し、処理を行うための回路である。RAM1410は、入力された情報を保持する回路であり、行デコーダ、列デコーダ、ドライバ、記憶領域などを有する。また、ROM1411は、固有番号(ID)などを格納し、処理に応じて出力を行うための回路である。The
<<電子部品の作製方法例、および構成例>>
ここでは、半導体装置の一例として、電子部品、及び記憶装置や電子部品を具備する電子機器等について説明する。図14Aは、電子部品の作製方法例を示すフローチャートである。電子部品は、半導体パッケージ、IC用パッケージ、またはパッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、ここでは、その一例について説明することとする。<< Example of Manufacturing Method and Configuration Example of Electronic Component >>
Here, as an example of a semiconductor device, an electronic component, an electronic device including a memory device and an electronic component, and the like will be described. FIG. 14A is a flowchart illustrating an example of a method for manufacturing an electronic component. The electronic component is also referred to as a semiconductor package, an IC package, or a package. This electronic component has a plurality of standards and names depending on the terminal take-out direction and the shape of the terminal. Therefore, here, an example thereof will be described.
トランジスタで構成される半導体装置は、組み立て工程(後工程)を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。後工程については、図14Aに示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成(ステップS1)した後、基板を複数のチップに分離するダイシング工程を行う(ステップS2)。基板を複数に分割する前に、基板を薄膜化して、前工程での基板の反り等を低減し、部品の小型化を図る。A semiconductor device including a transistor is completed by combining a plurality of parts that can be attached to and detached from a printed circuit board through an assembly process (post-process). About a post process, it can be completed by passing through each process shown to FIG. 14A. Specifically, after the element substrate obtained in the previous process is completed (step S1), a dicing process for separating the substrate into a plurality of chips is performed (step S2). Before the substrate is divided into a plurality of substrates, the substrate is thinned to reduce the warpage of the substrate in the previous process and to reduce the size of the component.
チップをピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う(ステップS3)。ダイボンディング工程におけるチップとリードフレームとの接着は樹脂やテープによって行えばよい。接着方法は製品に適した方法を選択すればよい。ダイボンディング工程は、インターポーザ上にチップを搭載し接合してもよい。ワイヤーボンディング工程で、リードフレームのリードとチップ上の電極とを金属の細線(ワイヤー)で電気的に接続する(ステップS4)。金属の細線には、銀線や金線を用いることができる。ワイヤーボンディングは、ボールボンディングとウェッジボンディングの何れでもよい。A die bonding process is performed in which the chip is picked up, mounted on the lead frame, and bonded (step S3). Bonding between the chip and the lead frame in the die bonding process may be performed with resin or tape. As the bonding method, a method suitable for the product may be selected. In the die bonding step, a chip may be mounted on the interposer and bonded. In the wire bonding process, the leads of the lead frame and the electrodes on the chip are electrically connected by metal thin wires (wires) (step S4). A silver wire or a gold wire can be used as the metal thin wire. Wire bonding may be either ball bonding or wedge bonding.
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される(ステップS5)。リードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する(ステップS6)。めっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。パッケージの表面に印字処理(マーキング)を施す(ステップS7)。検査工程(ステップS8)を経て、電子部品が完成する(ステップS9)。上掲した実施の形態の半導体装置を組み込むことで、低消費電力で、小型な電子部品を提供することができる。The wire-bonded chip is subjected to a molding process that is sealed with an epoxy resin or the like (step S5). The lead frame lead is plated. Then, the lead is cut and molded (step S6). The plating process prevents rusting of the lead, and soldering when mounted on a printed circuit board later can be performed more reliably. A printing process (marking) is performed on the surface of the package (step S7). An electronic component is completed through an inspection process (step S8) (step S9). By incorporating the semiconductor device of the above embodiment, a small electronic component with low power consumption can be provided.
図14Bは電子部品の斜視模式図である。一例として、図14BはQFP(Quad Flat Package)を示している。図14Bに示す電子部品7000は、リード7001及び回路部7003を示している。回路部7003には、例えば、実施の形態1の記憶装置や本実施の形態のプロセッシング等の半導体装置が作製されている。電子部品7000は、例えばプリント基板7002に実装される。このような電子部品7000が複数組み合わされて、それぞれがプリント基板7002上で電気的に接続されることで電子機器に搭載することができる。完成した回路基板7004は、電子機器等の内部に設けられる。例えば、電子部品7000は、データを記憶するランダムアクセスメモリ、CPU、MCU(マイクロコントローラユニット)、FPGA、無線IC等の各種の処理を実行するプロセッサに用いることができる。電子部品7000を搭載することで、電子機器の消費電力を削減することができる。または、電子機器を小型化することが容易になる。FIG. 14B is a schematic perspective view of the electronic component. As an example, FIG. 14B shows QFP (Quad Flat Package). An
よって、電子部品7000は、デジタル信号処理、ソフトウェア無線、アビオニクス(通信機器、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機器)、ASICのプロトタイピング、医療用画像処理、音声認識、暗号、バイオインフォマティクス(生物情報科学)、機械装置のエミュレータ、および電波天文学における電波望遠鏡、車載用電子機器等、幅広い分野の電子機器の電子部品(ICチップ)に適用することが可能である。このような電子機器としては、表示装置、パーソナルコンピュータ(PC)、情報端末、記録媒体を備えた画像再生装置(DVD、ブルーレイディスク、フラッシュメモリ、HDD等の記録媒体を再生する装置、および画像を表示するための表示部を有する装置)に用いることができる。Therefore, the
その他に、本発明の一形態に係る電子部品を用いることができる電子機器には、スマートフォン、携帯電話、携帯型を含むゲーム機、電子書籍端末、カメラ(ビデオカメラ、デジタルスチルカメラ等)、ウエアラブル情報端末(ヘッドマウント型、ゴーグル型、眼鏡型、腕章型、ブレスレッド型、腕時計型、ネックレス型等)、ナビゲーションシステム、音響再生装置(カーオーディオ、デジタルオーディオプレイヤー等)、テレビジョン放送受信用チューナ、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機(ATM)、自動販売機などが挙げられる。電子機器の具体例を図15に示す。In addition, an electronic device that can use the electronic component according to one embodiment of the present invention includes a smartphone, a mobile phone, a portable game machine, an electronic book terminal, a camera (a video camera, a digital still camera, and the like), a wearable Information terminals (head mount type, goggles type, glasses type, armband type, bracelet type, wristwatch type, necklace type, etc.), navigation system, sound playback device (car audio, digital audio player, etc.), tuner for receiving television broadcasts, Examples thereof include a copying machine, a facsimile, a printer, a printer multifunction machine, an automatic teller machine (ATM), and a vending machine. A specific example of the electronic device is illustrated in FIG.
図15Aに示す携帯型ゲーム機2900は、筐体2901、筐体2902、表示部2903、表示部2904、マイクロホン2905、スピーカー2906、操作キー2907等を有する。表示部2903は、入力装置としてタッチスクリーンが設けられており、スタイラス2908等により操作可能となっている。A
図15Bに示す情報端末2910は、筐体2911に、表示部2912、マイク2917、スピーカー部2914、カメラ2913、外部接続部2916、および操作用のボタン2915等を有する。表示部2912には、可撓性基板が用いられた表示パネルおよびタッチスクリーンを備える。情報端末2910は、例えば、スマートフォン、携帯電話、タブレット型情報端末、タブレット型PC、電子書籍端末等として用いることができる。An
図15Cに示すノート型PC2920は、筐体2921、表示部2922、キーボード2923、およびポインティングデバイス2924等を有する。A
図15Dに示すビデオカメラ2940は、筐体2941、筐体2942、表示部2943、操作キー2944、レンズ2945、および接続部2946等を有する。操作キー2944およびレンズ2945は筐体2941に設けられており、表示部2943は筐体2942に設けられている。そして、筐体2941と筐体2942は、接続部2946により接続されており、筐体2941と筐体2942の間の角度は、接続部2946により変えることが可能な構造となっている。筐体2941に対する筐体2942の角度によって、表示部2943に表示される画像の向きの変更や、画像の表示/非表示の切り換えを行うことができる。A
図15Eにバングル型の情報端末の一例を示す。情報端末2950は、筐体2951、および表示部2952等を有する。表示部2952は、曲面を有する筐体2951に支持されている。表示部2952には、可撓性基板が用いられた表示パネルを備えているため、フレキシブルかつ軽くて使い勝手の良い情報端末2950を提供することができる。FIG. 15E shows an example of a bangle type information terminal. The
図15Fに腕時計型の情報端末の一例を示す。情報端末2960は、筐体2961、表示部2962、バンド2963、バックル2964、操作ボタン2965、入出力端子2966などを備える。情報端末2960は、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーションを実行することができる。FIG. 15F shows an example of a wristwatch type information terminal. The
表示部2962の表示面は湾曲しており、湾曲した表示面に沿って表示を行うことができる。また、表示部2962はタッチセンサを備え、指やスタイラスなどで画面に触れることで操作することができる。例えば、表示部2962に表示されたアイコン2967に触れることで、アプリケーションを起動することができる。操作ボタン2965は、時刻設定のほか、電源のオン、オフ動作、無線通信のオン、オフ動作、マナーモードの実行及び解除、省電力モードの実行及び解除など、様々な機能を持たせることができる。例えば、情報端末2960に組み込まれたオペレーティングステムにより、操作ボタン2965の機能を設定することもできる。The display surface of the
また、情報端末2960は、通信規格された近距離無線通信を実行することが可能である。例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、情報端末2960は入出力端子2966を備え、他の情報端末とコネクタを介して直接データのやりとりを行うことができる。また入出力端子2966を介して充電を行うこともできる。なお、充電動作は入出力端子2966を介さずに無線給電により行ってもよい。In addition, the
図15Gに家庭用電気製品の一例として電気冷凍冷蔵庫を示す。電気冷凍冷蔵庫2970は、筐体2971、冷蔵室用扉2972、および冷凍室用扉2973等を有する。FIG. 15G shows an electric refrigerator-freezer as an example of a household electric appliance. The electric refrigerator-
図15Hは、自動車の構成の一例を示す外観図である。自動車2980は、車体2981、車輪2982、ダッシュボード2983、およびライト2984等を有する。自動車2980に限らず、本実施の形態の電子部品は、船舶、航空機、2輪自動車にも組み込むことができる。FIG. 15H is an external view illustrating an example of a configuration of an automobile. The
〔実施の形態3〕
本実施の形態では、OSトランジスタのデバイス構造等について説明する。[Embodiment 3]
In this embodiment, a device structure of an OS transistor and the like are described.
<<トランジスタの構成例1>>
図16Aはトランジスタ400aの上面図である。図16Bは、A1−A2線による図16Aの断面図であり、図16Cは、A3−A4線による図16Aの断面図である。なお、A1−A2線の方向をトランジスタ400aのチャネル長方向と、A3−A4線の方向をトランジスタ400aのチャネル幅方向と呼ぶ場合がある。なお、図16Aでは、図の明瞭化のために一部の要素を省いて図示している。図18A乃至22A等の上面図も図16Aと同様である。<< Structure Example 1 of Transistor >>
FIG. 16A is a top view of the
トランジスタ400aは基板450上に形成されている。トランジスタ400aは、絶縁膜401―408、導電膜411−414、導電膜422―424、金属酸化物431―433を有する。ここでは、金属酸化物431−433をまとめて、金属酸化物430と呼称する場合がある。The
金属酸化物432は半導体であり、チャネル形成領域が設けられている。金属酸化物431と金属酸化物432とで金属酸化物の積層が形成される。積層は領域441、442を有する。領域441は、導電膜421と積層とが接する領域に形成され、領域442は、導電膜423と積層とが接する領域に形成される。積層において、領域441、442は他の領域よりも抵抗率が低い低抵抗領域である。積層が領域441を有することで、導電膜421との間のコンタクト抵抗を低減させることが可能になる。同様に、積層が領域442を有することで、導電膜423との間のコンタクト抵抗を低減させることが可能になる。The
導電膜421、422の積層、および導電膜423、424の積層は、それぞれ、ソース電極又はドレイン電極を構成する。導電膜422は導電膜421よりも酸素を透過しにくい機能を有する。これにより、酸化による導電膜421の導電率の低下を防ぐことが可能になる。同様に、導電膜424は導電膜423よりも酸素を透過しにくい機能を有しているので、酸化による導電膜423の導電率の低下を防ぐことが可能になる。The stack of the
導電膜411―413は、トランジスタ400aのゲート電極(フロントゲート電極)を構成する。導電膜411−413のゲート電極を構成している領域は、絶縁膜405などに形成された開口部415を埋めるように自己整合的に形成される。導電膜411、413は、導電膜412よりも酸素を透過しにくいことが好ましい。これにより、酸化による導電膜412の導電率の低下を防ぐことが可能になる。導電膜414はバックゲート電極を構成する。導電膜414は、場合によっては省略してもよい。The
絶縁膜405−408は、トランジスタ400aの保護絶縁膜又は層間絶縁膜を構成する。特に、絶縁膜406はゲート絶縁膜を構成する。絶縁膜401−404は、トランジスタ400aの下地絶縁膜の機能を有する。特に、絶縁膜402−404は、バックゲート側のゲート絶縁膜の機能も有する。The insulating
図16Cに示すように、金属酸化物432の側面は、導電膜411に囲まれている。このようなデバイス構造をとることで、ゲート電極(導電膜411−413)の電界によって、金属酸化物432を電気的に取り囲むことができる。ゲート電極の電界によって、半導体を電気的に取り囲むトランジスタの構造を、surrounded channel(s−channel)構造とよぶ。そのため、金属酸化物432の全体(バルク)にチャネルが形成される。s−channel構造は、トランジスタのソース−ドレイン間に大電流を流すことができ、トランジスタのオン電流を高くすることができる。s−channel構造は、高いオン電流が得られるため、プロセッサや、記憶装置等など微細化されたトランジスタが要求される半導体装置に適した構造といえる。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の高い、高密度化された半導体装置とすることが可能となる。As shown in FIG. 16C, the side surface of the
図16Bに示すように、導電膜411―413の積層と導電膜422とは、絶縁膜405、406を間に介して、互いに重なる領域を有する。同様に、導電膜411―413の積層と導電膜423とは、絶縁膜405、406を間に介して、互いに重なる領域を有する。これらの領域は、ゲート電極と、ソース電極又はドレイン電極との間に生じた寄生容量として機能し、トランジスタ400aの動作速度を低下させる原因になり得る。トランジスタ400aは、比較的厚い絶縁膜405を設けることで、上述の寄生容量を低下させることが可能になる。絶縁膜405は、比誘電率の低い材料からなることが好ましい。As illustrated in FIG. 16B, the stack of the
図17Aは、トランジスタ400aのチャネル形成領域の拡大図である。図17Aにおいて、導電膜411の底面が、絶縁膜406及び金属酸化物433を介して、金属酸化物432の上面と接している領域のチャネル長方向の長さを、幅LGとする。幅LGは、トランジスタ400aのゲート電極の線幅を表す。また、図17Aにおいて、導電膜421と導電膜423と間の長さを、幅LSDとする。幅LSDは、トランジスタ400aのソース電極とドレイン電極との間の長さを表す。FIG. 17A is an enlarged view of a channel formation region of the
幅LSDは最小加工寸法で決定されることが多い。図17Aに示すように、幅LGは、幅LSDよりも小さい。これは、トランジスタ400aのゲート電極の線幅を最小加工寸法よりも小さくすることが可能であることを示している。例えば、幅LGは、5nm以上60nm以下、好ましくは5nm以上30nm以下とすることが可能になる。The width L SD is often determined by the minimum processing dimension. As shown in FIG. 17A, the width L G, smaller than the width L SD. This indicates that the line width of the gate electrode of the
図17Aにおいて、導電膜421及び導電膜422の厚さの合計、又は、導電膜423及び導電膜424の厚さの合計を高さHSDと表す。絶縁膜406の厚さを高さHSDと同じか、それよりも小さくすることで、ゲート電極の電界をチャネル形成領域全体に印加することが可能になり好ましい。例えば、絶縁膜406の厚さは30nm以下、好ましくは10nm以下とする。In FIG. 17A, it represents the sum of the thickness of the
また、導電膜422と導電膜411と間に形成される寄生容量、及び、導電膜424と導電膜411と間に形成される寄生容量の大きさは、絶縁膜405の厚さに反比例する。例えば、絶縁膜405の厚さを絶縁膜406の厚さの3倍以上とする、好ましくは5倍以上とすることで、これらの寄生容量は無視できるほど小さくなり、トランジスタ400aの高周波特性が向上されるため好ましい。以下、トランジスタ400aの各構成要素について説明を行う。Further, the parasitic capacitance formed between the
<金属酸化物>
金属酸化物432は、例えば、インジウム(In)を含む酸化物半導体である。金属酸化物432は、例えば、インジウムを含むと、キャリア移動度(電子移動度)が高くなる。また、金属酸化物432は、元素Mを含むと好ましい。元素Mは、好ましくは、アルミニウム(Al)、ガリウム(Ga)、イットリウム(Y)またはスズ(Sn)などとする。そのほかの元素Mに適用可能な元素としては、ホウ素(B)、シリコン(Si)、チタン(Ti)、鉄(Fe)、ニッケル(Ni)、ゲルマニウム(Ge)、ジルコニウム(Zr)、モリブデン(Mo)、ランタン(La)、セリウム(Ce)、ネオジム(Nd)、ハフニウム(Hf)、タンタル(Ta)、タングステン(W)などがある。ただし、元素Mとして、前述の元素を複数組み合わせてもよい。元素Mは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。または、元素Mは、例えば、金属酸化物のエネルギーギャップを大きくする機能を有する元素である。また、金属酸化物432は、亜鉛(Zn)を含むと好ましい。金属酸化物は、亜鉛を含むと結晶化しやすくなる場合がある。<Metal oxide>
The
ただし、金属酸化物432は、インジウムを含む酸化物半導体に限定されない。金属酸化物432は、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであってもよい。Note that the
金属酸化物432は、例えば、エネルギーギャップが大きい酸化物半導体を用いる。金属酸化物432のエネルギーギャップは、例えば、2.5eV以上4.2eV以下、好ましくは2.8eV以上3.8eV以下、さらに好ましくは3eV以上3.5eV以下とする。金属酸化物432には後述するCAAC−OSを用いることが好ましい。For the
例えば、金属酸化物431、433は、金属酸化物432を構成する金属元素を少なくとも1種類含むことが好ましい。これにより、金属酸化物431と金属酸化物432との界面、および金属酸化物432と金属酸化物433との界面において、界面準位が形成されにくい。For example, the
なお、金属酸化物431がIn−M−Zn酸化物のとき、InおよびMの和を100atomic%としたとき、好ましくはInが50atomic%未満、Mが50atomic%より高く、さらに好ましくはInが25atomic%未満、Mが75atomic%より高いとする。金属酸化物431をスパッタリング法で成膜する場合、上記の組成を満たすスパッタリングターゲットを用いることが好ましい。例えば、In:M:Zn=1:3:2、In:M:Zn=1:3:4などが好ましい。Note that when the
また、金属酸化物432がIn−M−Zn酸化物のとき、InおよびMの和を100atomic%としたとき、好ましくはInが25atomic%よりも高く、Mが75atomic%未満、さらに好ましくはInが34atomic%よりも高く、Mが66atomic%未満とする。金属酸化物432をスパッタリング法で成膜する場合、上記の組成を満たすスパッタリングターゲットを用いることが好ましい。例えば、In:M:Zn=1:1:1、In:M:Zn=1:1:1.2、In:M:Zn=2:1:3、In:M:Zn=3:1:2、In:M:Zn=4:2:4.1が好ましい。特に、スパッタリングターゲットとして、原子数比がIn:Ga:Zn=4:2:4.1を用いる場合、成膜される金属酸化物432の原子数比は、In:Ga:Zn=4:2:3近傍となる場合がある。Further, when the
また、金属酸化物433がIn−M−Zn酸化物のとき、InおよびMの和を100atomic%としたとき、好ましくはInが50atomic%未満、Mが50atomic%よりも高く、さらに好ましくはInが25atomic%未満、Mが75atomic%よりも高くする。例えば、In:M:Zn=1:3:2、In:M:Zn=1:3:4などが好ましい。また、金属酸化物433は、金属酸化物431と同種の金属酸化物を用いてもよい。Further, when the
また、金属酸化物431または金属酸化物433がインジウムを含まなくてもよい場合がある。例えば、金属酸化物431または金属酸化物433が酸化ガリウムであってもよい。In some cases, the
<エネルギーバンド構造>
図17Bに示すエネルギーバンド構造図を用いて、金属酸化物431―433の積層により構成される金属酸化物430の機能およびその効果について説明する。図17Bは、図17AのY1−Y2線で示した部位のエネルギーバンド構造を示している。Ec404、Ec431、Ec432、Ec433、Ec406は、それぞれ、絶縁膜404、金属酸化物431、金属酸化物432、金属酸化物433、絶縁膜406の伝導帯下端のエネルギーを示している。<Energy band structure>
The function and effect of the
ここで、真空準位と伝導帯下端のエネルギーとの差(「電子親和力」ともいう。)は、真空準位と価電子帯上端のエネルギーとの差(イオン化ポテンシャルともいう。)からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータを用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析(UPS:Ultraviolet Photoelectron Spectroscopy)装置を用いて測定できる。Here, the difference between the vacuum level and the energy at the bottom of the conduction band (also referred to as “electron affinity”) is defined as the energy gap based on the difference between the vacuum level and the energy at the top of the valence band (also referred to as ionization potential). Subtracted value. The energy gap can be measured using a spectroscopic ellipsometer. The energy difference between the vacuum level and the upper end of the valence band can be measured using an ultraviolet photoelectron spectroscopy (UPS) apparatus.
絶縁膜404、406は絶縁体であるため、Ec406およびEc404は、Ec431、Ec432、およびEc433よりも真空準位に近い(電子親和力が小さい)。Since the insulating
金属酸化物432は、金属酸化物431および金属酸化物433よりも電子親和力の大きい金属酸化物を用いることが好ましい。例えば、金属酸化物432には、金属酸化物431、433よりも電子親和力が0.07eV以上1.3eV以下、好ましくは0.1eV以上0.7eV以下、さらに好ましくは0.15eV以上0.4eV以下大きい金属酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。As the
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、金属酸化物433はインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合[Ga/In+Ga)]は、例えば、70%以上、好ましくは80%以上、さらに好ましくは90%以上とする。Note that indium gallium oxide has a small electron affinity and a high oxygen blocking property. Therefore, the
トランジスタ400aにゲート電圧を印加すると、金属酸化物430において、電子親和力の大きい金属酸化物432にチャネルが形成される。このとき、電子は、金属酸化物431、433の中ではなく、金属酸化物432の中を主として移動する。そのため、金属酸化物431と絶縁膜404との界面、あるいは、金属酸化物433と絶縁膜406との界面に、電子の流れを阻害する界面準位が多く存在したとしても、トランジスタ400aのオン電流にはほとんど影響を与えない。金属酸化物431、433は絶縁膜のように機能する。When a gate voltage is applied to the
金属酸化物431と金属酸化物432と間には、金属酸化物431と金属酸化物432との混合領域が存在する場合がある。また、金属酸化物432と金属酸化物433と間には、金属酸化物432と金属酸化物433との混合領域とが存在する場合がある。混合領域は、界面準位密度が低くなる。そのため、金属酸化物431―433の積層は、それぞれの界面近傍において、エネルギーが連続的に変化する(連続接合ともいう。)バンド構造となる。A mixed region of the
金属酸化物431と金属酸化物432との界面、あるいは、金属酸化物432と金属酸化物433との界面は、上述したように界面準位密度が小さいため、金属酸化物432中で電子の移動が阻害されることが少ないので、トランジスタ400aのオン電流を高くすることが可能になる。As described above, the interface between the
例えば、トランジスタ400a中の電子の移動は、チャネル形成領域の物理的な凹凸が大きい場合に阻害される。トランジスタ400aのオン電流を高くするためには、例えば、金属酸化物432の上面または下面(被形成面、ここでは金属酸化物431の上面)の、1μm×1μmの範囲における二乗平均平方根RMS:Root Mean Square)粗さが1nm未満、好ましくは0.6nm未満、さらに好ましくは0.5nm未満、より好ましくは0.4nm未満とすればよい。また、1μm×1μmの範囲における平均面粗さRaともいう。)が1nm未満、好ましくは0.6nm未満、さらに好ましくは0.5nm未満、より好ましくは0.4nm未満とすればよい。また、1μm×1μmの範囲における最大高低差P−Vともいう。)が10nm未満、好ましくは9nm未満、さらに好ましくは8nm未満、より好ましくは7nm未満とすればよい。For example, the movement of electrons in the
チャネルの形成される領域中の欠陥準位密度が高い場合にも、電子の移動は阻害される。例えば、金属酸化物432が酸素欠損VOとも表記。)を有する場合、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがある。以下では酸素欠損のサイトに水素が入り込んだ状態をVOHと表記する場合がある。VOHは電子を散乱するため、トランジスタのオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。したがって、金属酸化物432中の酸素欠損を低減することで、トランジスタのオン電流を高くすることができる場合がある。Even when the density of defect states in a region where a channel is formed is high, the movement of electrons is inhibited. For example, the
例えば、金属酸化物432のある深さにおいて、または、金属酸化物432のある領域において、二次イオン質量分析法SIMS:Secondary Ion Mass Spectrometry)で測定される水素濃度は、1×1016atoms/cm3以上、2×1020atoms/cm3以下、好ましくは1×1016atoms/cm3以上、5×1019atoms/cm3以下、より好ましくは1×1016atoms/cm3以上、1×1019atoms/cm3以下、さらに好ましくは1×1016atoms/cm3以上、5×1018atoms/cm3以下である。For example, the hydrogen concentration measured by secondary ion mass spectrometry SIMS (Secondary Ion Mass Spectrometry) at a depth of the
金属酸化物432の酸素欠損を低減するために、例えば、絶縁膜404に含まれる過剰酸素を、金属酸化物431を介して金属酸化物432まで移動させる方法などがある。この場合、金属酸化物431は、酸素透過性を有する層(酸素を通過または透過させる層)であることが好ましい。In order to reduce oxygen vacancies in the
金属酸化物432の厚さは1nm以上20nm以下とすることができる。金属酸化物432の厚さはチャネル長に依存するし、チャネル長が短いほど薄くでき、例えば1nm以上15nm以下とすること、または1nm上10nm以下とすることができる。The thickness of the
金属酸化物431の厚さは5nm以上200nm以下とすることができ、または、10nm以上120nm以下、または20nm以下120nm以上、または、40nm以上80nm以下とすることができる。金属酸化物431を金属酸化物432よりも厚いことが好ましい。金属酸化物431を厚くすることで、隣接する絶縁体と金属酸化物431との界面からチャネル形成領域までの距離を離すことができる。The thickness of the
金属酸化物433の厚さは1nm以上100nm以下とすることができ、または、1nm以上50nm以下、または1nm以上10nm以下とすることができる。また、また、トランジスタ400aのオン電流を高くするためには、金属酸化物433は金属酸化物431よりも薄い方が好ましい。The thickness of the
例えば、金属酸化物432と金属酸化物431との間に、例えば、SIMSによるシリコン濃度が、1×1016atoms/cm3以上、1×1019atoms/cm3未満、好ましくは1×1016atoms/cm3以上、5×1018atoms/cm3未満、さらに好ましくは1×1016atoms/cm3以上、2×1018atoms/cm3未満である領域を有する。また、金属酸化物432と金属酸化物433との間に、SIMSによるシリコン濃度が、1×1016atoms/cm3以上、1×1019atoms/cm3未満、好ましくは1×1016atoms/cm3以上、5×1018atoms/cm3未満、さらに好ましくは1×1016atoms/cm3以上、2×1018atoms/cm3未満である領域を有する。For example, between the
また、金属酸化物432の水素濃度を低減するために、金属酸化物431および金属酸化物433の水素濃度を低減すると好ましい。金属酸化物431および金属酸化物433は、SIMSにおいて、1×1016atoms/cm3以上、2×1020atoms/cm3以下、好ましくは1×1016atoms/cm3以上、5×1019atoms/cm3以下、より好ましくは1×1016atoms/cm3以上、1×1019atoms/cm3以下、さらに好ましくは1×1016atoms/cm3以上、5×1018atoms/cm3以下の水素濃度となる領域を有する。また、金属酸化物432の窒素濃度を低減するために、金属酸化物431および金属酸化物433の窒素濃度を低減すると好ましい。金属酸化物431および金属酸化物433は、SIMSにおいて、1×1016atoms/cm3以上、5×1019atoms/cm3未満、好ましくは1×1016atoms/cm3以上、5×1018atoms/cm3以下、より好ましくは1×1016atoms/cm3以上、1×1018atoms/cm3以下、さらに好ましくは1×1016atoms/cm3以上、5×1017atoms/cm3以下の窒素濃度となる領域を有する。In order to reduce the hydrogen concentration of the
金属酸化物431―433の成膜は、スパッタリング法、CVD(Chemical Vapor Deposition)法、MBE(Molecular Beam Epitaxy)法またはPLD(Pulsed Laser Deposition)法、ALDAtomic Layer Deposition)法などを用いて行えばよい。The
金属酸化物431、432を形成した後に、第1の加熱処理を行うと好ましい。第1の加熱処理は、250℃以上650℃以下、好ましくは450℃以上600℃以下、さらに好ましくは520℃以上570℃以下で行えばよい。第1の加熱処理は、不活性ガス雰囲気、または酸化性ガスを10ppm以上、1%以上もしくは10%以上含む雰囲気で行う。第1の加熱処理は減圧状態で行ってもよい。または、第1の加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを10ppm以上、1%以上または10%以上含む雰囲気で加熱処理を行ってもよい。第1の加熱処理によって、金属酸化物431、432の結晶性を高めることや、水素や水などの不純物を除去することが可能になる。It is preferable to perform the first heat treatment after the
図17は金属酸化物430が3層構造の例であるが、これに限定されない。例えば、金属酸化物430を金属酸化物431または金属酸化物433のない2層構造とすることができる。または、金属酸化物430の上、下、あるいは層中の少なくとも一箇所に、金属酸化物431―433として例示した金属酸化物の単層、または積層を設けて、n層構造(nは3よりも大きな整数)とすることもできる。FIG. 17 shows an example in which the
<基板>
基板450としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板(イットリア安定化ジルコニア基板など)、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばSOI(Silicon On Insulator)基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、整流素子、スイッチ素子、発光素子、記憶素子などがある。<Board>
As the
また、基板450として、可撓性基板を用いてもよい。なお、可撓性基板上にトランジスタを設ける方法としては、非可撓性の基板上にトランジスタを作製した後、トランジスタを剥離し、可撓性基板である基板450に転置する方法もある。その場合には、非可撓性基板とトランジスタとの間に剥離層を設けるとよい。また、基板450として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板450は伸縮性を有してもよい。また、基板450は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよいし、元の形状に戻らない性質を有してもよい。基板450の厚さは、例えば、5μm以上700μm以下であればよく、好ましくは10μm以上500μm以下、さらに好ましくは15μm以上300μm以下である。基板450を薄くすると、半導体装置を軽量化することができる。また、基板450を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板450上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。Further, a flexible substrate may be used as the
基板450に適用できる可撓性基板には、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維ななど或る。可撓性基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。可撓性基板には、例えば、線膨張率が1×10−3/K以下、5×10−5/K以下、または1×10−5/K以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド(ナイロン、アラミドなど)、ポリイミド、ポリカーボネート、アクリル、ポリテトラフルオロエチレン(PTFE)などがある。特に、アラミドは、線膨張率が低いため、可撓性基板である基板450として好適である。Examples of the flexible substrate applicable to the
<下地絶縁膜>
絶縁膜401は、基板450と導電膜414を電気的に分離させる機能を有する。絶縁膜401又は絶縁膜402は、単層構造または積層構造の絶縁膜で形成される。絶縁膜を構成する材料には、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどがある。また、絶縁膜402として、TEOS(Tetra−Ethyl−Ortho−Silicate)、若しくはシラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性の良い酸化シリコンを用いてもよい。また、絶縁膜402の上面の平坦性を高めるために、絶縁膜402の成膜後にCMP法等を用いた平坦化処理を行ってもよい。<Base insulating film>
The insulating
なお、本明細書等において、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいい、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。Note that in this specification and the like, an oxynitride refers to a compound having a higher oxygen content than nitrogen, and a nitride oxide refers to a compound having a higher nitrogen content than oxygen.
絶縁膜404は、酸化物を含むことが好ましい。特に加熱により一部の酸素が脱離する酸化物材料を含むことが好ましい。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を用いることが好ましい。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、加熱により一部の酸素が脱離する。絶縁膜404から脱離した酸素は金属酸化物430に供給され、金属酸化物430の酸素欠損を低減することが可能となる。その結果、トランジスタの電気特性の変動を抑制し、信頼性を高めることができる。The insulating
化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、例えば、TDS(Thermal Desorption Spectroscopy)分析にて、酸素原子に換算しての酸素の脱離量が1.0×1018atoms/cm3以上、好ましくは3.0×1020atoms/cm3以上である酸化物膜である。なお、上記TDS分析時における膜の表面温度は100℃以上700℃以下、または100℃以上500℃以下であることが好ましい。An oxide film containing more oxygen than that in the stoichiometric composition has an oxygen desorption amount of 1.0 × 10 6 in terms of oxygen atoms in, for example, TDS (Thermal Desorption Spectroscopy) analysis. The oxide film has a density of 18 atoms / cm 3 or more, preferably 3.0 × 10 20 atoms / cm 3 or more. Note that the surface temperature of the film during the TDS analysis is preferably 100 ° C. or higher and 700 ° C. or lower, or 100 ° C. or higher and 500 ° C. or lower.
絶縁膜404は、金属酸化物430に酸素を供給することができる酸化物を含むことが好ましい。例えば、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。または、絶縁膜404として、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の金属酸化物を用いてもよい。絶縁膜404に酸素を過剰に含有させるためには、例えば酸素雰囲気下にて絶縁膜404の成膜を行えばよい。または、成膜後の絶縁膜404に酸素を導入して酸素を過剰に含有する領域を形成してもよく、双方の手段を組み合わせてもよい。The insulating
例えば、成膜後の絶縁膜404に、酸素(少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む)を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。酸素導入処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、例えば酸素、亜酸化窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。または、水素等を含ませてもよい。例えば、二酸化炭素、水素及びアルゴンの混合ガスを用いるとよい。また、絶縁膜404の上面の平坦性を高めるために、絶縁膜404を成膜した後、CMP法等を用いた平坦化処理を行ってもよい。For example, oxygen (including at least one of oxygen radicals, oxygen atoms, and oxygen ions) is introduced into the insulating
絶縁膜403は、絶縁膜404に含まれる酸素が減少することを防ぐパッシベーション機能を有する。具体的には、絶縁膜403によって、絶縁膜404に含まれる酸素が導電膜414に含まれる金属と結びつくことを防いでいる。絶縁膜403は、酸素、水素、水、アルカリ金属、アルカリ土類金属等をブロッキングする機能を有する。絶縁膜403を設けることで、金属酸化物430からの酸素の外部への拡散と、外部から金属酸化物430への水素、水等の入り込みを防ぐことができる。絶縁膜403は、例えば、窒化物、窒化酸化物、酸化物、または酸化窒化物を含む絶縁物で形成することができる。該絶縁物としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。The insulating
トランジスタ400aは、電荷捕獲層に電子を注入することで、しきい値電圧を制御することが可能になる。電荷捕獲層は、絶縁膜402又は絶縁膜403に設けることが好ましい。例えば、絶縁膜403を酸化ハフニウム、酸化アルミニウム、酸化タンタル、アルミニウムシリケート等で形成することで、電荷捕獲層として機能させることができる。The
<バックゲート電極、ゲート電極、ソース電極、およびドレイン電極>
導電膜411−414、421−424は、銅(Cu)、タングステン(W)、モリブデン(Mo)、金(Au)、アルミニウム(Al)、マンガン(Mn)、チタン(Ti)、タンタル(Ta)、ニッケル(Ni)、クロム(Cr)、鉛(Pb)、錫(Sn)、鉄(Fe)、コバルト(Co)、ルテニウム(Ru)、白金(Pt)、イリジウム(Ir)、ストロンチウム(Sr)の低抵抗材料からなる単体、合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Cu−Mn合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがCuの拡散を抑制する機能を持つので好ましい。<Back gate electrode, gate electrode, source electrode, and drain electrode>
The
また、導電膜421−424には、酸化イリジウム、酸化ルテニウム、ストロンチウムルテナイトなど、貴金属を含む導電性酸化物を用いることが好ましい。これらの導電性酸化物は、酸化物半導体と接しても酸化物半導体から酸素を奪うことが少なく、酸化物半導体の酸素欠損を作りにくい。The
<低抵抗領域>
領域441、442は、例えば、導電膜421、423が、金属酸化物431、432の酸素を引き抜くことで形成される。酸素の引き抜きは、高い温度で加熱するほど起こりやすい。トランジスタ400aの作製工程には、いくつかの加熱工程があることから、領域441、442には酸素欠損が形成される。また、加熱により該酸素欠損のサイトに水素が入りこみ、領域441、442に含まれるキャリア濃度が増加する。その結果、領域441、442が低抵抗化する。<Low resistance region>
The
<ゲート絶縁膜>
絶縁膜406は、比誘電率の高い絶縁体を有することが好ましい。例えば、絶縁膜406は、酸化ガリウム、酸化ハフニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、またはシリコンおよびハフニウムを有する酸化窒化物などで形成することが好ましい。<Gate insulation film>
The insulating
絶縁膜406は、酸化シリコンまたは酸化窒化シリコンと、比誘電率の高い絶縁体と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、比誘電率の高い絶縁体と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。例えば、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムを金属酸化物433側に有することで、酸化シリコンまたは酸化窒化シリコンに含まれるシリコンが、金属酸化物432に混入することを抑制することができる。The insulating
例えば、酸化シリコンまたは酸化窒化シリコンを金属酸化物433側に有することで、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムと、酸化シリコンまたは酸化窒化シリコンと、の界面にトラップセンターが形成される場合がある。該トラップセンターは、電子を捕獲することでトランジスタのしきい値電圧をプラス方向に変動させることができる場合がある。For example, when silicon oxide or silicon oxynitride is provided on the
<層間絶縁膜、保護絶縁膜>
絶縁膜405は、比誘電率の低い絶縁体を有することが好ましい。例えば、絶縁膜405は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコンまたは樹脂などを有することが好ましい。または、絶縁膜405は、酸化シリコンまたは酸化窒化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド(ナイロン、アラミドなど)、ポリイミド、ポリカーボネートまたはアクリルなどがある。<Interlayer insulating film, protective insulating film>
The insulating
絶縁膜407は、酸素、水素、水、アルカリ金属、アルカリ土類金属等をブロッキングする機能を有する。絶縁膜407を設けることで、金属酸化物430からの酸素の外部への拡散と、外部から金属酸化物430への水素、水等の入り込みを防ぐことができる。絶縁膜407は、例えば、窒化物、窒化酸化物、酸化物または酸化窒化物を有する絶縁物で形成することができる。該絶縁物としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等でなる膜がある。酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高いので絶縁膜407に適用するのに好ましい。The insulating
絶縁膜407は、スパッタリング法、CVD法など酸素を含むプラズマを用いて成膜することで、絶縁膜405、406の側面及び表面に、酸素を添加することが可能になる。また、絶縁膜407を成膜した後、何れかのタイミングにおいて、第2の加熱処理を行うことが好ましい。第2の加熱処理によって、絶縁膜405、406に添加された酸素が、絶縁膜中を拡散し、金属酸化物430に到達し、金属酸化物430の酸素欠損を低減することが可能になる。The insulating
絶縁膜407は、酸素をブロックする機能を有し、酸素が絶縁膜407より上方に拡散することを防ぐ。同様に、絶縁膜403は、酸素をブロックする機能を有し、酸素が絶縁膜403より下方に拡散することを防ぐ。The insulating
なお、第2の加熱処理は、絶縁膜405、406に添加された酸素が金属酸化物430まで拡散する温度で行えばよい。例えば、第1の加熱処理についての記載を参照することができる。または、第2の加熱処理は、第1の加熱処理よりも低い温度が好ましい。第1の加熱処理と第2の加熱処理の温度差は、20℃以上150℃以下であればよく、好ましくは40℃以上100℃以下である。これにより、絶縁膜404から余分に酸素が放出することを抑えることができる。なお、第2の加熱処理は、同等の加熱処理を各層の成膜時の加熱によって兼ねることができる場合、行わなくてもよい場合がある。このように、金属酸化物430は、絶縁膜407の成膜及び第2の加熱処理によって、上下方向から酸素が供給されることが可能になる。また、In−M−Zn酸化物など、酸化インジウムを含む膜を絶縁膜407として成膜することで、絶縁膜405、406に酸素を添加してもよい。Note that the second heat treatment may be performed at a temperature at which oxygen added to the insulating
絶縁膜408には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上含む絶縁体を用いることができる。また、絶縁膜408には、ポリイミド樹脂等の絶縁膜405に用いることができる樹脂を用いることもできる。また、絶縁膜408は上記材料の積層であってもよい。The insulating
<<トランジスタの構成例2>>
図16に示すトランジスタ400aは、導電膜414及び絶縁膜402、403を省略してもよい。その場合の例を図18に示す。図18Aはトランジスタ400bの上面図である。図18Bは図18AのA1−A2線断面図であり、図18Cは図18AのA3−A4線断面図である。<< Structure Example 2 of Transistor >>
In the
<<トランジスタの構成例3>>
図16に示すトランジスタ400aにおいて、導電膜421、423は、ゲート電極(導電膜411乃至413)と重なる部分の膜厚を薄くしてもよい。その場合の例を図19に示す。図19Aはトランジスタ400cの上面図である。図19Bは図19AのA1−A2線断面図であり、図19CはA3−A4線断面図である。<< Configuration Example 3 of Transistor >>
In the
図19Bに示すように、トランジスタ400cでは、ゲート電極と重なる部分の導電膜421が薄膜化され、その上を導電膜422が覆っている。同様に、ゲート電極と重なる部分の導電膜423が薄膜化され、その上を導電膜424が覆っている。このような構成とすることで、ゲート電極とソース電極との間の距離、又は、ゲート電極とドレイン電極との間の距離を長くすることが可能になり、ゲート電極とソース電極及びドレイン電極との間に形成される寄生容量を低減することが可能になる。その結果、高速動作が可能なトランジスタを得ることが可能になる。As shown in FIG. 19B, in the
<<トランジスタの構成例4>>
図20Aはトランジスタ400dの上面図である。図20Bは図20AのA1−A2線断面図であり、図20CはA3−A4線断面図である。トランジスタ400dもトランジスタ400a等と同様に、s−channel構造のトランジスタである。トランジスタ400dでは、ゲート電極を構成する導電膜412の側面に接して、絶縁膜409が設けられている。絶縁膜409および導電膜412が絶縁膜408に覆われている。絶縁膜409はトランジスタ400dのサイドウォール絶縁膜として機能する。トランジスタ400dもトランジスタ400aと同様に、ゲート電極を導電膜411−413の積層としてもよい。<< Structure Example 4 of Transistor >>
FIG. 20A is a top view of the
絶縁膜406及び導電膜412は、少なくとも一部が導電膜414及び金属酸化物432と重なる。導電膜412のチャネル長方向の側面端部と絶縁膜406のチャネル長方向の側面端部は概略一致していることが好ましい。ここで、絶縁膜406はトランジスタ400dのゲート絶縁膜として機能し、導電膜412はトランジスタ400dのゲート電極として機能し、絶縁膜409はトランジスタ400dのサイドウォール絶縁膜として機能する。At least part of the insulating
金属酸化物432は、金属酸化物433および絶縁膜406を介して導電膜412と重なる領域を有する。金属酸化物431の外周が金属酸化物432の外周と概略一致し、金属酸化物433の外周が金属酸化物431及び金属酸化物432の外周よりも外側に位置することが好ましい。ここでは、金属酸化物433の外周が金属酸化物431の外周よりも外側に位置する形状となっているが、本実施の形態に示すトランジスタはこれに限定されない。例えば、金属酸化物431の外周が金属酸化物433の外周より外側に位置してもよいし、金属酸化物431の側面端部と、金属酸化物433の側面端部とが概略一致する形状としてもよい。The
図20Dに図20Bの部分拡大図を示す。図20Dに示すように、金属酸化物430には、領域461a、461b、461c、461d及び461eが形成されている。領域461b−461eは、領域461aと比較してドーパントの濃度が高く、低抵抗化されている。さらに、領域461b及び領域461cは、領域461d及び領域461eと比較して水素の濃度が高く、より低抵抗化されている。例えば、領域461aは、領域461bまたは領域461cのドーパントの最大濃度に対して、5%以下の濃度の領域、2%以下の濃度の領域、または1%以下の濃度の領域とすればよい。なお、ドーパントを、ドナー、アクセプター、不純物または元素と言い換えてもよい。FIG. 20D shows a partially enlarged view of FIG. 20B. As illustrated in FIG. 20D,
図20Dに示すように、金属酸化物430において、領域461aは導電膜412と概ね重なる領域であり、領域461b、領域461c、領域461d及び領域461eは、領域461aを除いた領域である。領域461b及び領域461cにおいては、金属酸化物433の上面が絶縁膜407と接する。領域461d及び領域461eにおいては、金属酸化物433の上面が絶縁膜409又は絶縁膜406と接する。つまり、図20Dに示すように、領域461bと領域461dの境界は、絶縁膜407と絶縁膜409の側面端部の境界と重なる部分である。領域461cと領域461eの境界についても同様である。ここで、領域461d及び領域461eの一部が、金属酸化物432の導電膜412と重なる領域(チャネル形成領域)の一部と重なることが好ましい。例えば、領域461d及び領域461eのチャネル長方向の側面端部は、導電膜412の側面端部より距離dだけ導電膜412の内側に位置することが好ましい。このとき、絶縁膜406の膜厚H406および距離dは、0.25H406<d<H406を満たすことが好ましい。As illustrated in FIG. 20D, in the
このように、金属酸化物430の導電膜412と重なる領域の一部に領域461d及び領域461eが形成される。これにより、トランジスタ400dのチャネル形成領域と抵抗化された領域461d及び領域461eが接し、領域461dおよび領域461eと、領域461aとの間に、高抵抗のオフセット領域が形成されないため、トランジスタ400dのオン電流を増大させることができる。さらに、領域461d及び領域461eのチャネル長方向の側面端部が上記の範囲を満たして形成されることで、領域461d及び領域461eがチャネル形成領域に対して深く形成されすぎて常に導通状態になってしまうことも防ぐことができる。In this manner, the region 461d and the region 461e are formed in part of a region overlapping with the
領域461b、領域461c、領域461d及び領域461eは、イオン注入法などのイオンドーピング処理により形成される。このため、図20Dに示すように、領域461d及び領域461eのチャネル長方向の側面端部の位置が、金属酸化物433上面から深くなるに従って、金属酸化物430のチャネル長方向の側面端部側にシフトする場合がある。このとき、距離dは、最も導電膜412の内側の近くに位置する、領域461d及び領域461eのチャネル長方向の側面端部と、導電膜412のチャネル長方向の側面端部との間の距離とする。The
この場合、例えば、金属酸化物431中に形成される領域461d及び領域461eが導電膜412と重なる領域に形成されない場合がある。この場合、金属酸化物431又は金属酸化物432に形成される領域461d及び領域461eの少なくとも一部が導電膜412と重なる領域に形成されることが好ましい。In this case, for example, the region 461d and the region 461e formed in the
また、金属酸化物431、金属酸化物432及び金属酸化物433の絶縁膜407との界面近傍(に低抵抗領域451及び低抵抗領域452が形成されることが好ましい。低抵抗領域451及び低抵抗領域452は、絶縁膜407に含まれる元素の少なくとも一が含まれる。低抵抗領域451及び低抵抗領域452の一部が、金属酸化物432の導電膜412と重なる領域(チャネル形成領域)と概略接するか、当該領域の一部と重なることが好ましい。Further, a
また、金属酸化物433は絶縁膜407と接する領域が大きいため、低抵抗領域451及び低抵抗領域452は金属酸化物433に形成されやすい。金属酸化物433における低抵抗領域451と低抵抗領域452は、金属酸化物433の低抵抗領域451及び低抵抗領域452ではない領域(例えば、金属酸化物433の導電膜412と重なる領域)よりも、絶縁膜407に含まれる元素の濃度が高い。Further, since the
領域461b中に低抵抗領域451が形成され、領域461c中に低抵抗領域452が形成される。金属酸化物430の理想的な構造は、例えば、添加元素の濃度が最も高い領域が低抵抗領域451、452であり、次に濃度が高い領域が、領域461b、領域461c−461eの低抵抗領域451、452を含まない領域であり、濃度が最も低い領域が領域461aであることである。添加元素とは、領域461b、461cを形成するためのドーパント、および低抵抗領域451、452に絶縁膜407から添加される元素が該当する。A
なおトランジスタ400dでは低抵抗領域451、452が形成される構成としているが、本実施の形態に示すトランジスタは限られるものではない。例えば、領域461b及び領域461cの抵抗が十分低い場合、低抵抗領域451及び低抵抗領域452を形成する必要はない。Note that although the low-
<<トランジスタの構成例5>>
図21にトランジスタの構成の一例を示す。図21Aはトランジスタの構成の一例を示す上面図である。図21Bは、図21Aのy1−y2線断面図であり、図21Cはx1−x2線断面図であり、図21Dはx3−x4線断面図である。<< Structure Example 5 of Transistor >>
FIG. 21 illustrates an example of a transistor structure. FIG. 21A is a top view illustrating an example of a structure of a transistor. 21B is a cross-sectional view taken along line y1-y2 of FIG. 21A, FIG. 21C is a cross-sectional view taken along line x1-x2, and FIG. 21D is a cross-sectional view taken along line x3-x4.
トランジスタ400eもトランジスタ400a同様に、s−channel構造のトランジスタである。トランジスタ400eには、導電膜471、導電膜472が設けられている。導電膜471、472は、それぞれ、ソース電極またはドレイン電極として機能する。トランジスタ400aと同様に、ゲート電極を導電膜411−413の積層としてもよい。Similarly to the
金属酸化物430は、金属酸化物431、金属酸化物432、金属酸化物433の順に積層している部分を有する。導電膜471、472は、金属酸化物431および金属酸化物433とでなる積層上に設けられている。金属酸化物433は、金属酸化物431、432、および導電膜471、472を覆うように形成されている。絶縁膜406は金属酸化物433を覆っている。ここでは、金属酸化物433と絶縁膜406は同じマスクを用いてエッチングされている。The
導電膜471、472は、金属酸化物431と金属酸化物432との積層を形成するために使用されるハードマスクから作製されている。そのため、導電膜471、472は、金属酸化物431および金属酸化物432の側面に接する領域を有していない。例えば、次のような工程を経て、金属酸化物431、432、導電膜471、472を作製することができる。金属酸化物431、432を構成する2層の酸化物半導体膜を形成する。酸化物半導体膜上に、単層または積層の導電膜を形成する。この導電膜をエッチングしてハードマスクを形成する。このハードマスクを用いて、2層の酸化物半導体膜をエッチングして、金属酸化物431と金属酸化物432の積層を形成する。次に、ハードマスクをエッチングして、導電膜471、472を形成する。The
<<トランジスタの構成例6>>
図22Aはトランジスタ400fの上面図である。図22Bは図22AのA1−A2線による図22Aの断面図である。<< Structure Example 6 of Transistor >>
FIG. 22A is a top view of the
トランジスタ400fは、ゲート電極を構成する導電膜489と、バックゲート電極を構成する導電膜488と、半導体482と、ソース電極またはドレイン電極を構成する導電膜483、484と、絶縁膜481、485―487とを有する。The
導電膜489は、絶縁表面上に設けられる。導電膜489と、半導体482とは、絶縁膜481を間に挟んで、互いに重なる。また、絶縁膜485、絶縁膜486及び絶縁膜487を間に挟んで、導電膜488と半導体482とは互いに重なる。また、導電膜483及び導電膜484は半導体482に接続されている。The
なお、図22Bでは、半導体482、導電膜483及び導電膜484上に、順に積層された絶縁膜485―487が設けられている場合を例示しているが、半導体482、導電膜483及び導電膜484上に設けられる絶縁膜は、一層でも良いし、複数の絶縁膜の積層でもよい。22B illustrates the case where insulating
半導体482に酸化物半導体を用いた場合、絶縁膜486は、化学量論的組成以上の酸素が含まれており、加熱により上記酸素の一部を半導体482に供給する機能を有する絶縁膜であることが望ましい。ただし、絶縁膜486を半導体482上に直接設けると、絶縁膜486の形成時に半導体482にダメージが与えられる場合、図22Bに示すように、絶縁膜485を半導体482と絶縁膜486の間に設けるとよい。絶縁膜485は、その形成時に半導体482に与えるダメージが絶縁膜486の場合よりも小さく、なおかつ、酸素を透過する機能を有する絶縁膜であることが望ましい。ただし、半導体482に与えられるダメージを小さく抑えつつ、半導体482上に絶縁膜486を直接形成することができるのであれば、絶縁膜485は設けなくともよい。In the case where an oxide semiconductor is used for the
例えば、絶縁膜485、486には、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。または、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の金属酸化物を用いることもできる。For example, the insulating
絶縁膜487は、酸素、水素、水の拡散を防ぐブロッキング効果を有することが、望ましい。或いは、絶縁膜487は、水素、水の拡散を防ぐブロッキング効果を有することが、望ましい。The insulating
絶縁物は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁物には、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。水素、水の拡散を防ぐブロッキング効果を示す絶縁物には、例えば、窒化シリコン、窒化酸化シリコン等がある。これらを用いて、絶縁膜407を形成することができる。An insulator has a higher blocking effect as it is denser and denser, and as it is chemically stable with fewer dangling bonds. Examples of the insulator that exhibits a blocking effect for preventing diffusion of oxygen, hydrogen, and water include aluminum oxide, aluminum oxynitride, gallium oxide, gallium oxynitride, yttrium oxide, yttrium oxynitride, hafnium oxide, and hafnium oxynitride. . Examples of the insulator exhibiting a blocking effect for preventing diffusion of hydrogen and water include silicon nitride and silicon nitride oxide. The insulating
絶縁膜487が水、水素などの拡散を防ぐブロッキング効果を有する場合、パネル内の樹脂や、パネルの外部に存在する水、水素などの不純物が、半導体482に侵入するのを防ぐことができる。半導体482に酸化物半導体を用いる場合、酸化物半導体に侵入した水または水素の一部は電子供与体(ドナー)となるため、上記ブロッキング効果を有する絶縁膜487を用いることで、トランジスタ400fのしきい値電圧がドナーの生成によりシフトするのを防ぐことができる。In the case where the insulating
また、半導体482に酸化物半導体を用いる場合、絶縁膜487が酸素の拡散を防ぐブロッキング効果を有することで、酸化物半導体から酸素が外部に拡散するのを防ぐことができる。よって、酸化物半導体中において、ドナーとなる酸素欠損が低減されるので、トランジスタ400fのしきい値電圧がドナーの生成によりシフトするのを防ぐことができる。In the case where an oxide semiconductor is used for the
〔実施の形態4〕
本実施の形態では、SiトランジスタとOSトランジスタとを積層したデバイス構造を持つ半導体装置について説明する。ここでは、一例として、記憶装置100のデバイス構造の一例を示す。[Embodiment 4]
In this embodiment, a semiconductor device having a device structure in which a Si transistor and an OS transistor are stacked is described. Here, an example of the device structure of the
図23A、図23Bは記憶装置100のデバイス構造を示す断面図であり、代表的に、トランジスタTr3、容量素子C1、トランジスタTac1を示している。図23Aは、記憶装置100を構成するトランジスタのチャネル長方向の断面図であり、図23Bは、トランジスタのチャネル幅方向の断面図である。なお、図23A、図23Bは記憶装置100のデバイス構造を示すものであり、記憶装置100を構成するトランジスタの向きは、図示の通りではない場合がある。23A and 23B are cross-sectional views showing the device structure of the
記憶装置100は、下から順に、層781乃至789を有する。層781は、基板700と、基板700に形成されたトランジスタTac1と、素子分離層701と、プラグ710、711などの複数のプラグを有する。層781はトランジスタTac1等のSiトランジスタが形成される素子層である。層782は、配線730、731などの複数の配線を有する。層783は、プラグ712、713などの複数のプラグと、複数の配線(図示せず)とを有する。The
層784は、絶縁膜702―705と、トランジスタTr3と、プラグ714、715などの複数のプラグとを有する。ここでは、トランジスタTr3はトランジスタ400c(図19)と同様のデバイス構造を有する。層784は、トランジスタTr3等のOSトランジスタが形成されている素子層である。The
層785は、配線732、733などの複数の配線を有する。層786は、プラグ716などの複数のプラグ、および複数の配線(図示せず)を有する。層787は、配線734などの複数の配線を有する。層788は、容量素子C1、およびプラグ717などの複数のプラグを有する。層788はメモリセルアレイ110Aの容量素子C1、C2が形成される素子層である。容量素子C1は電極751、電極752および絶縁膜753を有する。容量素子C2のデバイス構造は容量素子C1と同様である。層789は、配線735などの複数の配線を有する。The layer 785 includes a plurality of wirings such as
基板700としては、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムからなる化合物半導体基板や、SOI基板などを用いることができる。また、基板700として、例えば、ガラス基板、石英基板、プラスチック基板、金属基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどを用いてもよい。また、ある基板を用いて半導体素子を形成し、その後、別の基板に半導体素子を転置してもよい。ここでは、一例として、基板700に単結晶シリコンウエハを用いた例を示している。As the
絶縁膜704、705は、水素、水等に対するブロッキング効果を有することが好ましい。水、水素等は酸化物半導体中にキャリアを生成する要因の一つであるので、水素、水等に対するブロッキング層を設けることにより、トランジスタTr1の信頼性を向上させることが可能になる。水素、水等に対するブロッキング効果を有する絶縁物には、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア(YSZ)等がある。The insulating
配線730―735、及び、プラグ710―717には、銅(Cu)、タングステン(W)、モリブデン(Mo)、金(Au)、アルミニウム(Al)、マンガン(Mn)、チタン(Ti)、タンタル(Ta)、ニッケル(Ni)、クロム(Cr)、鉛(Pb)、錫(Sn)、鉄(Fe)、コバルト(Co)の低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Cu−Mn合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがCuの拡散を抑制する機能を持つので好ましい。For wirings 730-735 and plugs 710-717, copper (Cu), tungsten (W), molybdenum (Mo), gold (Au), aluminum (Al), manganese (Mn), titanium (Ti), tantalum (Ta), nickel (Ni), chromium (Cr), lead (Pb), tin (Sn), iron (Fe), cobalt (Co), a simple substance or alloy made of a low resistance material, or these as a main component It is preferable to form a single layer or a stacked layer of a conductive film containing the compound to be processed. In particular, it is preferable to use a high melting point material such as tungsten or molybdenum that has both heat resistance and conductivity. Moreover, it is preferable to form with low resistance conductive materials, such as aluminum and copper. Further, it is preferable to use a Cu—Mn alloy because manganese oxide is formed at the interface with the oxygen-containing insulator, and the manganese oxide has a function of suppressing Cu diffusion.
図23において、符号及びハッチングパターンが与えられていない領域は、絶縁体で構成されている。上記絶縁体には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上の材料を含む絶縁体を用いることができる。また、当該領域には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の樹脂を用いることもできる。In FIG. 23, a region to which no code or hatching pattern is given is made of an insulator. Examples of the insulator include aluminum oxide, aluminum nitride oxide, magnesium oxide, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, and hafnium oxide. An insulator containing one or more materials selected from tantalum oxide and the like can be used. In addition, a resin such as a polyimide resin, a polyamide resin, an acrylic resin, a siloxane resin, an epoxy resin, or a phenol resin can be used for the region.
〔実施の形態5〕
本実施の形態は、酸化物半導体の構造について説明する。酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体とに分けられる。非単結晶酸化物半導体としては、CAAC−OS(c−axis−aligned crystalline oxide semiconductor)、多結晶酸化物半導体、nc−OS(nanocrystalline oxide semiconductor)、擬似非晶質酸化物半導体(a−like OS:amorphous−like oxide semiconductor)および非晶質酸化物半導体等がある。別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体とに分けられる。結晶性酸化物半導体には、単結晶酸化物半導体、CAAC−OS、多結晶酸化物半導体およびnc−OS等がある。[Embodiment 5]
In this embodiment, the structure of an oxide semiconductor is described. An oxide semiconductor is classified into a single crystal oxide semiconductor and a non-single-crystal oxide semiconductor. As the non-single-crystal oxide semiconductor, a CAAC-OS (c-axis-aligned crystal oxide semiconductor), a polycrystalline oxide semiconductor, an nc-OS (nanocrystalline oxide semiconductor), a pseudo-amorphous oxide semiconductor (a-like oxide semiconductor) : Amorphous-like oxide semiconductor) and amorphous oxide semiconductors. From another viewpoint, the oxide semiconductor is classified into an amorphous oxide semiconductor and another crystalline oxide semiconductor. Examples of a crystalline oxide semiconductor include a single crystal oxide semiconductor, a CAAC-OS, a polycrystalline oxide semiconductor, and an nc-OS.
一般的に、非晶質構造は、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない等といわれている。In general, an amorphous structure is isotropic and does not have a heterogeneous structure, is not metastable in a metastable state, has a fixed arrangement of atoms, has a flexible bond angle, has a short-range order, but is long. It is said that there is no distance order.
すなわち、安定な酸化物半導体は、完全な非晶質(completely amorphous)酸化物半導体と呼べず、等方的でない(例えば、微小な領域において周期構造を有する)酸化物半導体は、完全な非晶質酸化物半導体と呼べない。a−like OSは、等方的でないが、鬆(ボイドともいう。)を有する不安定な構造である。不安定であるという点では、a−like OSは、物性的に非晶質酸化物半導体に近い。That is, a stable oxide semiconductor cannot be called a complete amorphous oxide semiconductor, and an oxide semiconductor that is not isotropic (for example, has a periodic structure in a minute region) is not completely amorphous. It cannot be called a quality oxide semiconductor. The a-like OS is not isotropic but has an unstable structure having a void (also referred to as a void). In terms of being unstable, a-like OS is physically close to an amorphous oxide semiconductor.
<CAAC−OS>
CAAC−OSは、c軸配向した複数の結晶部(ペレットともいう。)を有する酸化物半導体の一種である。<CAAC-OS>
A CAAC-OS is a kind of oxide semiconductor having a plurality of c-axis aligned crystal parts (also referred to as pellets).
(XRD)
CAAC−OSをX線回折(XRD:X−Ray Diffraction)によって解析した場合について説明する。例えば、空間群R−3mに分類されるInGaZnO4の結晶を有するCAAC−OSに対し、out−of−plane法による構造解析を行うと、回折角(2θ)が31°近傍にピークが現れる。このピークがInGaZnO4の結晶の(009)面に帰属されることから、CAAC−OSでは、結晶がc軸配向性を有し、c軸がCAAC−OSの膜を形成する面(被形成面ともいう。)、または上面に略垂直な方向を向いていることが確認できる。なお、2θが31°近傍のピークの他に、2θが36°近傍にもピークが現れる場合がある。2θが36°近傍のピークは、空間群Fd−3mに分類される結晶構造に起因する。そのため、CAAC−OSは、該ピークを示さないことが好ましい。(XRD)
A case where the CAAC-OS is analyzed by X-ray diffraction (XRD: X-Ray Diffraction) is described. For example, when structural analysis is performed on the CAAC-OS including an InGaZnO 4 crystal classified into the space group R-3m by an out-of-plane method, a peak appears at a diffraction angle (2θ) of around 31 °. Since this peak is attributed to the (009) plane of the InGaZnO 4 crystal, in CAAC-OS, the crystal has a c-axis orientation and the c-axis forms a CAAC-OS film (formation surface) It can also be confirmed that it is oriented in a direction substantially perpendicular to the upper surface. In addition to the peak where 2θ is around 31 °, a peak may also appear when 2θ is around 36 °. The peak where 2θ is around 36 ° is attributed to the crystal structure classified into the space group Fd-3m. Therefore, the CAAC-OS preferably does not show the peak.
CAAC−OSに対し、被形成面に平行な方向からX線を入射させるin−plane法による構造解析を行うと、2θが56°近傍にピークが現れる。このピークは、InGaZnO4の結晶の(110)面に帰属される。そして、2θを56°近傍に固定し、試料面の法線ベクトルを軸(φ軸)として試料を回転させながら分析(φスキャン)を行っても明瞭なピークが観察されない。単結晶InGaZnO4に対し、2θを56°近傍に固定してφスキャンした場合、(110)面と等価な結晶面に帰属される6本のピークが観察される。従って、XRDを用いた構造解析によって、CAAC−OSはa軸およびb軸の配向が不規則であることが確認できる。When structural analysis is performed on the CAAC-OS by an in-plane method in which X-rays are incident from a direction parallel to a formation surface, a peak appears at 2θ of around 56 °. This peak is attributed to the (110) plane of the InGaZnO 4 crystal. A clear peak is not observed even when analysis (φ scan) is performed while 2θ is fixed at around 56 ° and the sample is rotated with the normal vector of the sample surface as the axis (φ axis). When single-crystal InGaZnO 4 is subjected to φ scan with 2θ fixed at around 56 °, six peaks belonging to a crystal plane equivalent to the (110) plane are observed. Therefore, structural analysis using XRD can confirm that the CAAC-OS has an irregular orientation of the a-axis and the b-axis.
(電子回折)
例えば、InGaZnO4の結晶を有するCAAC−OSに対し、CAAC−OSの被形成面に平行にプローブ径が300nmの電子線を入射させると、回折パターン(制限視野電子回折パターンともいう。)が現れる場合がある。この回折パターンには、InGaZnO4の結晶の(009)面に起因するスポットが含まれる。したがって、電子回折によっても、CAAC−OSに含まれるペレットがc軸配向性を有し、c軸が被形成面または上面に略垂直な方向を向いていることがわかる。試料面に垂直にプローブ径が300nmの電子線を入射させたると、リング状の回折パターンが現れる。したがって、プローブ径が300nmの電子線を用いた電子回折によっても、CAAC−OSに含まれる結晶部のa軸およびb軸は配向性を有さないことが確認できる。(Electron diffraction)
For example, when an electron beam with a probe diameter of 300 nm is incident on a CAAC-OS including an InGaZnO 4 crystal in parallel with a formation surface of the CAAC-OS, a diffraction pattern (also referred to as a limited-field electron diffraction pattern) appears. There is a case. This diffraction pattern includes spots caused by the (009) plane of the InGaZnO 4 crystal. Therefore, electron diffraction shows that the pellets included in the CAAC-OS have c-axis alignment, and the c-axis is in a direction substantially perpendicular to the formation surface or the top surface. When an electron beam with a probe diameter of 300 nm is incident perpendicular to the sample surface, a ring-shaped diffraction pattern appears. Therefore, it can be confirmed that the a-axis and the b-axis of the crystal part included in the CAAC-OS have no orientation also by electron diffraction using an electron beam with a probe diameter of 300 nm.
(高分解能TEM像)
透過型電子顕微鏡(TEM:Transmission Electron Microscope)によって、CAAC−OSの明視野像と回折パターンとの複合解析像(TEM像ともいう。)を観察すると、複数の結晶部を確認することができる。一方、高分解能TEM像であっても結晶部同士の境界、即ち結晶粒界(グレインバウンダリーともいう。)を明確に確認することができない場合がある。そのため、CAAC−OSは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。高分解能TEM像の観察には、球面収差補正(Spherical Aberration Corrector)機能を用いることが好ましい。ここでは、球面収差補正機能を用いた高分解能TEM像を、Cs補正高分解能TEM像と呼ぶ。(High resolution TEM image)
When a combined analysis image (also referred to as a TEM image) of a bright-field image and a diffraction pattern of the CAAC-OS is observed with a transmission electron microscope (TEM), a plurality of crystal parts can be confirmed. On the other hand, even in a high-resolution TEM image, the boundary between crystal parts, that is, a crystal grain boundary (also referred to as a grain boundary) may not be clearly confirmed. Therefore, it can be said that the CAAC-OS does not easily lower the electron mobility due to the crystal grain boundary. For observation of the high-resolution TEM image, it is preferable to use a spherical aberration correction function. Here, a high resolution TEM image using the spherical aberration correction function is referred to as a Cs corrected high resolution TEM image.
試料面と略平行な方向から観察したCAAC−OSの断面の高分解能TEM像によって、金属原子が層状に配列している領域である結晶部を確認することができる。大きさが1nm以上の結晶部や、3nm以上の結晶部があることが確認されている。したがって、結晶部を、ナノ結晶(nc:nanocrystal)と呼ぶこともできる。また、CAAC−OSを、CANC(C−Axis Aligned nanocrystals)を有する酸化物半導体と呼ぶこともできる。結晶部は、CAAC−OSの膜を被形成面または上面の凹凸を反映しており、CAAC−OSの被形成面または上面と平行となる。With a high-resolution TEM image of a cross section of the CAAC-OS observed from a direction substantially parallel to the sample surface, a crystal part which is a region where metal atoms are arranged in layers can be confirmed. It has been confirmed that there are crystal parts having a size of 1 nm or more and crystal parts having a size of 3 nm or more. Therefore, the crystal part can also be referred to as a nanocrystal (nc: nanocrystal). In addition, the CAAC-OS can be referred to as an oxide semiconductor including CANC (C-Axis aligned nanocrystals). The crystal part reflects the unevenness of the surface or top surface of the CAAC-OS film, and is parallel to the surface or top surface of the CAAC-OS.
試料面と略垂直な方向から観察したCAAC−OSの平面のCs補正高分解能TEM像を画像処理することで、結晶部が六角形状であることが確認できる。なお、結晶部の形状は、正六角形状とは限らず、非正六角形状である場合が多い。なお、画像処理の方法は次の以下のとおりである。By performing image processing on the Cs-corrected high-resolution TEM image of the plane of the CAAC-OS observed from a direction substantially perpendicular to the sample surface, it can be confirmed that the crystal part has a hexagonal shape. In addition, the shape of the crystal part is not limited to a regular hexagonal shape, and is often a non-regular hexagonal shape. The image processing method is as follows.
Cs補正高分解能TEM像を高速フーリエ(FFT)変換処理することでFFT像を取得する。取得したFFT像において原点を基準に、2.8nm−1から5.0nm−1の間の範囲を残すマスク処理をする。マスク処理したFFT像を逆高速フーリエ変換(IFFT)処理して、像(FFTフィルタリング像)を取得する。FFTフィルタリング像は、Cs補正高分解能TEM像から周期成分を抜き出した像であるため、格子配列を示している。An FFT image is obtained by performing a fast Fourier (FFT) transformation process on the Cs-corrected high-resolution TEM image. Relative to the origin in the acquired FFT image, the mask processing to leave the range between 5.0 nm -1 from 2.8 nm -1. The FFT processed image is subjected to inverse fast Fourier transform (IFFT) processing to obtain an image (FFT filtered image). The FFT filtered image is an image obtained by extracting a periodic component from the Cs-corrected high-resolution TEM image, and thus shows a lattice arrangement.
取得したFFTフィルタリング像からは、明確な結晶粒界は確認されていない。歪んだ六角形の結晶部が存在するのは、格子配列を歪ませることによって結晶粒界の形成を抑制しているためであることがわかる。これは、a−b面方向において原子配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化すること等によって、CAAC−OSは歪みを許容することができるためと考えられる。A clear crystal grain boundary is not confirmed from the acquired FFT filtering image. It can be seen that the distorted hexagonal crystal portion exists because the formation of crystal grain boundaries is suppressed by distorting the lattice arrangement. This is probably because the CAAC-OS can tolerate distortion due to the fact that the atomic arrangement is not dense in the ab plane direction or the bond distance between atoms changes due to substitution of metal elements. It is done.
以上に示すように、CAAC−OSは、c軸配向性を有し、かつa−b面方向において複数の結晶部(ナノ結晶)が連結し、歪みを有した結晶構造となっている。よって、CAAC−OSを、CAA crystal(c−axis−aligned a−b−plane−anchored crystal)と称することもできる。As described above, the CAAC-OS has c-axis alignment and has a crystal structure in which a plurality of crystal parts (nanocrystals) are connected in the ab plane direction to have a strain. Therefore, the CAAC-OS can also be referred to as a CAA crystal (c-axis-aligned ab-plane-anchored crystal).
CAAC−OSは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成等によって低下する場合があるため、CAAC−OSは不純物や欠陥(酸素欠損等)の少ない酸化物半導体ともいえる。The CAAC-OS is an oxide semiconductor with high crystallinity. Since the crystallinity of an oxide semiconductor may be deteriorated by entry of impurities, generation of defects, or the like, the CAAC-OS can be said to be an oxide semiconductor with few impurities and defects (oxygen vacancies or the like).
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素等がある。例えば、シリコン等の、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケル等の重金属、アルゴン、二酸化炭素等は、原子半径(または分子半径)が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。Note that the impurity means an element other than the main components of the oxide semiconductor, such as hydrogen, carbon, silicon, or a transition metal element. For example, an element having a stronger bonding force with oxygen than a metal element included in an oxide semiconductor, such as silicon, disturbs the atomic arrangement of the oxide semiconductor by depriving the oxide semiconductor of oxygen, thereby reducing crystallinity. It becomes a factor. In addition, heavy metals such as iron and nickel, argon, carbon dioxide, and the like have large atomic radii (or molecular radii), which disturbs the atomic arrangement of the oxide semiconductor and decreases crystallinity.
酸化物半導体が不純物や欠陥を有する場合、光や熱等によって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。例えば、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。In the case where an oxide semiconductor has impurities or defects, characteristics may fluctuate due to light, heat, or the like. For example, an impurity contained in the oxide semiconductor might serve as a carrier trap or a carrier generation source. For example, oxygen vacancies in the oxide semiconductor may serve as carrier traps or may serve as carrier generation sources by capturing hydrogen.
不純物および酸素欠損の少ないCAAC−OSは、キャリア密度の低い酸化物半導体である。具体的には、8×1011個/cm3未満、好ましくは1×1011/cm3未満、さらに好ましくは1×1010個/cm3未満であり、1×10−9個/cm3以上のキャリア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。CAAC−OSは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。A CAAC-OS with few impurities and oxygen vacancies is an oxide semiconductor with low carrier density. Specifically, less than 8 × 10 11 atoms / cm 3, preferably 1 × 10 11 / cm less than 3, more preferably less than 1 × 10 10 atoms /
<nc−OS>
(XRD)
例えば、nc−OSに対し、out−of−plane法による構造解析を行うと、配向性を示すピークが現れない。即ち、nc−OSの結晶は配向性を有さない。例えば、InGaZnO4の結晶を有するnc−OSを薄片化し、厚さが34nmの領域に対し、被形成面に平行にプローブ径が50nmの電子線を入射させると、リング状の回折パターンが観測される。また、同じ試料にプローブ径が1nmの電子線を入射させると、リング状の領域内に複数のスポットが観測される。したがって、nc−OSは、プローブ径が50nmの電子線を入射させることでは秩序性が確認されないが、プローブ径が1nmの電子線を入射させることでは秩序性が確認される。<Nc-OS>
(XRD)
For example, when structural analysis is performed on the nc-OS by an out-of-plane method, a peak indicating orientation does not appear. That is, the nc-OS crystal has no orientation. For example, when an nc-OS having an InGaZnO 4 crystal is thinned and an electron beam with a probe diameter of 50 nm is incident on a region with a thickness of 34 nm parallel to the surface to be formed, a ring-shaped diffraction pattern is observed. The When an electron beam with a probe diameter of 1 nm is incident on the same sample, a plurality of spots are observed in the ring-shaped region. Therefore, nc-OS does not confirm order when an electron beam with a probe diameter of 50 nm is incident, but confirms order when an electron beam with a probe diameter of 1 nm is incident.
また、厚さが10nm未満の領域に対し、プローブ径が1nmの電子線を入射させると、スポットが略正六角状に配置された電子回折パターンを観測される場合がある。したがって、厚さが10nm未満の範囲において、nc−OSが秩序性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているため、規則的な電子回折パターンが観測されない領域もある。Further, when an electron beam having a probe diameter of 1 nm is incident on a region having a thickness of less than 10 nm, an electron diffraction pattern in which spots are arranged in a substantially regular hexagon may be observed. Therefore, it can be seen that the nc-OS has a highly ordered region, that is, a crystal in a thickness range of less than 10 nm. Note that there are some regions where a regular electron diffraction pattern is not observed because the crystal faces in various directions.
(高分解能TEM像)
nc−OSの断面のCs補正高分解能TEM像では、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域とを確認することができる。nc−OSに含まれる結晶部は、1nm以上10nm以下の大きさであり、特に1nm以上3nm以下の大きさであることが多い。なお、結晶部の大きさが10nmより大きく100nm以下である酸化物半導体を微結晶酸化物半導体(microcrystalline oxide semiconductor)と呼ぶことがある。高分解能TEM像では、nc−OSの結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、CAAC−OSにおける結晶部と起源を同じくする可能性がある。そのため、以下ではnc−OSの結晶部をペレットと呼ぶ場合がある。(High resolution TEM image)
In the Cs-corrected high-resolution TEM image of the nc-OS cross section, a region where a crystal part can be confirmed and a region where a clear crystal part cannot be confirmed can be confirmed. A crystal part included in the nc-OS has a size of 1 nm to 10 nm, particularly a size of 1 nm to 3 nm in many cases. Note that an oxide semiconductor in which the size of a crystal part is greater than 10 nm and less than or equal to 100 nm is sometimes referred to as a microcrystalline oxide semiconductor. In a high-resolution TEM image, the crystal grain boundary of nc-OS may not be clearly confirmed. Note that the nanocrystal may have the same origin as the crystal part in the CAAC-OS. Therefore, the crystal part of nc-OS is sometimes referred to as a pellet below.
このように、nc−OSは、微小な領域(例えば、1nm以上10nm以下の領域、特に1nm以上3nm以下の領域)において原子配列に周期性を有する。また、nc−OSは、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、nc−OSは、分析方法によっては、a−like OSや非晶質酸化物半導体と区別が付かない場合がある。結晶部(ナノ結晶)間で結晶方位が規則性を有さないことから、nc−OSを、RANC(Random Aligned nanocrystals)を有する酸化物半導体、またはNANC(Non−Aligned nanocrystals)を有する酸化物半導体と呼ぶこともできる。Thus, the nc-OS has a periodicity in atomic arrangement in a minute region (for example, a region of 1 nm to 10 nm, particularly a region of 1 nm to 3 nm). In the nc-OS, regularity is not observed in crystal orientation between different crystal parts. Therefore, orientation is not seen in the whole film. Therefore, the nc-OS may not be distinguished from an a-like OS or an amorphous oxide semiconductor depending on an analysis method. Since crystal orientation does not have regularity between crystal parts (nanocrystals), nc-OS is an oxide semiconductor having RANC (Random Aligned Nanocrystals) or an oxide semiconductor having NANC (Non-Aligned Nanocrystals). Can also be called.
nc−OSの構造は、非晶質酸化物半導体よりも規則性が高い。そのため、nc−OSは、a−like OSや非晶質酸化物半導体よりも欠陥準位密度が低い。ただし、nc−OSは異なる結晶部間で結晶方位に規則性が見られないため、nc−OSはCAAC−OSと比べて欠陥準位密度が高い。The structure of the nc-OS is higher in regularity than an amorphous oxide semiconductor. Therefore, the nc-OS has a lower density of defect states than the a-like OS and the amorphous oxide semiconductor. However, since nc-OS does not have regularity in crystal orientation between different crystal parts, nc-OS has a higher density of defect states than CAAC-OS.
<a−like OS>
a−like OSは、nc−OSと非晶質酸化物半導体との間の構造を有する酸化物半導体である。例えば、a−like OSの構造の規則性は、nc−OSよりも低いが、非晶質酸化物半導体よりも高い。a−like OSは、nc−OSおよびCAAC−OSと比べて、不安定な構造である。また、a−like OSは、nc−OSおよびCAAC−OSと比べて密度が低い。これは、a−like OSが鬆(低密度領域)を有するためである。鬆は高分解能断面TEM像によって確認することができる。<A-like OS>
The a-like OS is an oxide semiconductor having a structure between the nc-OS and an amorphous oxide semiconductor. For example, the regularity of the structure of the a-like OS is lower than that of the nc-OS but higher than that of the amorphous oxide semiconductor. The a-like OS has an unstable structure as compared with the nc-OS and the CAAC-OS. Further, the a-like OS has a lower density than the nc-OS and the CAAC-OS. This is because the a-like OS has a void (low density region). The void can be confirmed by a high-resolution cross-sectional TEM image.
a−like OSの密度は、同じ組成の単結晶の密度の78.6%以上92.3%未満である。nc−OSの密度およびCAAC−OSの密度は、同じ組成の単結晶の密度の92.3%以上100%未満である。密度が単結晶の密度の78%未満である酸化物半導体は、成膜すること自体が困難である。The density of the a-like OS is 78.6% or more and less than 92.3% of the density of the single crystal having the same composition. The density of the nc-OS and the density of the CAAC-OS are 92.3% or more and less than 100% of the density of the single crystal having the same composition. An oxide semiconductor whose density is less than 78% of the density of a single crystal is difficult to form.
例えば、菱面体晶構造を有する単結晶InGaZnO4の密度は6.357g/cm3である。よって、In:Ga:Zn=1:1:1[原子数比]を満たす酸化物半導体の場合、a−like OSの密度は5.0g/cm3以上5.9g/cm3未満であり、nc−OSの密度およびCAAC−OSの密度は5.9g/cm3以上6.3g/cm3未満である。For example, the density of single-crystal InGaZnO 4 having a rhombohedral structure is 6.357 g / cm 3 . Therefore, in the case of an oxide semiconductor that satisfies In: Ga: Zn = 1: 1: 1 [atomic ratio], the density of the a-like OS is 5.0 g / cm 3 or more and less than 5.9 g / cm 3 , The density of nc-OS and the density of CAAC-OS are 5.9 g / cm 3 or more and less than 6.3 g / cm 3 .
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。例えば、組成の異なる単結晶を組み合わせる割合を踏まえて、これら単結晶の密度の加重平均を算出すればよい。なお、可能な限り少ない種類の単結晶を組み合わせて、密度を見積もることが好ましい。Note that when single crystals having the same composition do not exist, it is possible to estimate a density corresponding to a single crystal having a desired composition by combining single crystals having different compositions at an arbitrary ratio. For example, the weighted average of the density of these single crystals may be calculated based on the ratio of combining single crystals having different compositions. It is preferable to estimate the density by combining as few kinds of single crystals as possible.
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、a−like OS、nc−OS、CAAC−OSのうち、二種以上を有する積層膜であってもよい。As described above, oxide semiconductors have various structures and various properties. Note that the oxide semiconductor may be a stacked film including two or more of an amorphous oxide semiconductor, an a-like OS, an nc-OS, and a CAAC-OS, for example.
以下に、本明細書等に関する事項を示す。本明細書等において、「第1」、「第2」、「第3」などの序数詞は、順序を表すために使用される場合がある。または、構成要素の混同を避けるために使用する場合があり、この場合、序数詞の使用は構成要素の個数を限定するものではなく、順序を限定するものでもない。また、例えば、「第1」を「第2」または「第3」に置き換えて、本発明の一形態を説明することができる。Below, the matter regarding this specification etc. is shown. In this specification and the like, ordinal numbers such as “first”, “second”, and “third” may be used to indicate order. Or it may be used to avoid confusion between components, and in this case, the use of ordinal numbers does not limit the number of components, nor does it limit the order. Further, for example, one form of the present invention can be described by replacing “first” with “second” or “third”.
本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。In this specification, terms and phrases such as “above” and “below” may be used for convenience in describing the positional relationship between components with reference to the drawings. Moreover, the positional relationship between components changes suitably according to the direction which draws each structure. Therefore, the present invention is not limited to the words and phrases described in the specification, and can be appropriately rephrased depending on the situation.
本明細書等において、「膜」という言葉と「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を「導電膜」という用語に変更することが可能な場合がある。例えば、「絶縁膜」という用語を「絶縁層」という用語に変更することが可能な場合がある。In this specification and the like, the terms “film” and “layer” can be interchanged with each other depending on the case or circumstances. For example, it may be possible to change the term “conductive layer” to the term “conductive film”. For example, it may be possible to change the term “insulating film” to the term “insulating layer”.
電圧は、ある電位と、基準の電位(例えば接地電位またはソース電位)との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。なお、電位とは相対的なものである。よって、接地電位(GND)と記載されていても、必ずしも0Vを意味しない場合もある。The voltage often indicates a potential difference between a certain potential and a reference potential (for example, a ground potential or a source potential). Thus, a voltage can be rephrased as a potential. Note that the potential is relative. Therefore, even if described as a ground potential (GND), it may not necessarily mean 0V.
図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。In the drawings, the size, layer thickness, or region may be exaggerated for clarity. Therefore, it is not necessarily limited to the scale. The drawings schematically show an ideal example, and are not limited to the shapes or values shown in the drawings. For example, variation in signal, voltage, or current due to noise, variation in signal, voltage, or current due to timing shift can be included.
本明細書等において、「平行」とは、二つの直線が−10°以上10°以下の角度で配置されている状態をいう。したがって、−5°以上5°以下の場合も含まれる。また、「略平行」とは、二つの直線が−30°以上30°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が80°以上100°以下の角度で配置されている状態をいう。したがって、85°以上95°以下の場合も含まれる。また、「略垂直」とは、二つの直線が60°以上120°以下の角度で配置されている状態をいう。In this specification and the like, “parallel” means a state in which two straight lines are arranged at an angle of −10 ° to 10 °. Therefore, the case of −5 ° to 5 ° is also included. Further, “substantially parallel” means a state in which two straight lines are arranged at an angle of −30 ° to 30 °. “Vertical” refers to a state in which two straight lines are arranged at an angle of 80 ° to 100 °. Therefore, the case of 85 ° to 95 ° is also included. Further, “substantially vertical” means a state in which two straight lines are arranged at an angle of 60 ° to 120 °.
また、本明細書等において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。In this specification and the like, when a crystal is trigonal or rhombohedral, it is represented as a hexagonal system.
10 メモリ回路(SMC)
11 ラッチ回路(LAT)
20―22 メモリ回路(NVM)
25 バックアップ回路(BKC)
25a 回路
25b 回路
30 回路(LPC)
100 記憶装置
110 メモリセルアレイ
110A メモリセルアレイ
110B メモリセルアレイ
111 周辺回路
112 コントロール回路
113 入力回路
114 出力回路
115 周辺回路
121 行デコーダ
122 列デコーダ
123 行ドライバ
124 列ドライバ
125 出力回路
126 出力回路
130 メモリセル
141 パワースイッチ(PSW)
142 パワースイッチ(PSW)
150 電位生成回路
200 キャッシュメモリ
210 データアレイ
211 データブロック
220 タグアレイ
221 ブロック
225 メモリセル
226 メモリセル
230 バスライン
240 一致回路
241 XOR回路
400a―400f トランジスタ
401―409 絶縁膜
411―414 導電膜
421―424 導電膜
430―433 金属酸化物
441 領域
442 領域
450 基板
451 低抵抗領域
452 低抵抗領域
461a−461e 領域
471 導電膜
472 導電膜
481 絶縁膜
482 半導体
483 導電膜
484 導電膜
485 絶縁膜
486 絶縁膜
487 絶縁膜
488 導電膜
489 導電膜
700 基板
701 素子分離層
702 絶縁膜
704 絶縁膜
705 絶縁膜
710−717 プラグ
723 導電膜
730―735 配線
751 電極
752 電極
753 絶縁膜
781−789 層
1300 CPU
1302 パワーコントローラ
1303 パワースイッチ
1304 キャッシュメモリ
1305 バスインターフェース
1306 デバッグインターフェース
1307 制御装置
1308 プログラムカウンタ
1309 パイプラインレジスタ
1310 パイプラインレジスタ
1311 ALU
1312 レジスタファイル
1323 データバス
1330 CPUコア
1331 PMU
1332 周辺回路
1333 データバス
1400 RFIC
1404 アンテナ
1405 整流回路
1406 定電圧回路
1407 復調回路
1408 変調回路
1409 論理回路
1410 RAM
1411 ROM
1412 バッテリ
1420 通信器
1421 アンテナ
1422 無線信号
2900 携帯型ゲーム機
2901 筐体
2902 筐体
2903 表示部
2904 表示部
2905 マイクロホン
2906 スピーカー
2907 操作キー
2908 スタイラス
2910 情報端末
2911 筐体
2912 表示部
2913 カメラ
2914 スピーカー部
2915 ボタン
2916 外部接続部
2917 マイク
2920 ノート型PC
2921 筐体
2922 表示部
2923 キーボード
2924 ポインティングデバイス
2940 ビデオカメラ
2941 筐体
2942 筐体
2943 表示部
2944 操作キー
2945 レンズ
2946 接続部
2950 情報端末
2951 筐体
2952 表示部
2960 情報端末
2961 筐体
2962 表示部
2963 バンド
2964 バックル
2965 操作ボタン
2966 入出力端子
2967 アイコン
2970 電気冷凍冷蔵庫
2971 筐体
2972 冷蔵室用扉
2973 冷凍室用扉
2980 自動車
2981 車体
2982 車輪
2983 ダッシュボード
2984 ライト
7000 電子部品
7001 リード
7002 プリント基板
7003 回路部
7004 回路基板10 Memory circuit (SMC)
11 Latch circuit (LAT)
20-22 Memory circuit (NVM)
25 Backup circuit (BKC)
100
142 Power switch (PSW)
150
1302
1312 Register file 1323
1332
1404
1411 ROM
1412
2921
Claims (7)
第1ビット線と第2ビット線とでなるビット線対と、
第1ローカルビット線と第2ローカルビット線とでなるローカルビット線対と、
第1ワード線と、
n本(nは1よりも大きい整数)の第2ワード線と、
を有し、
前記メモリセルはプリチャージ回路、第1メモリセル、および第2メモリセルを有し、
前記プリチャージ回路は前記ローカルビット線対をプリチャージする機能を有し、
前記第1メモリセルはラッチ回路、第1アクセストランジスタ、および第2アクセストランジスタを有し、
前記ラッチ回路は前記ローカルビット線対と電気的に接続され、
前記第1アクセストランジスタのゲートおよび前記第2アクセストランジスタのゲートは前記第1ワード線と電気的に接続され、
前記第1アクセストランジスタは前記第1ビット線と前記第1ローカルビット線と間の導通状態を制御する機能を有し、
前記第2アクセストランジスタは前記第2ビット線と前記第2ローカルビット線と間の導通状態を制御する機能を有し、
前記第2メモリセルはm個(m=n)の第3メモリセルを有し、
前記m個の第3メモリセルはそれぞれ互いに異なる前記第2ワード線と電気的に接続され、
前記m個の第3メモリセルはそれぞれ第1トランジスタ、第2トランジスタ、第1容量素子および第2容量素子を有し、
前記第1トランジスタおよび前記第2トランジスタのゲートは前記第2ワード線と電気的に接続され、
前記第1トランジスタは前記第1ローカルビット線と前記第1容量素子と間の導通状態を制御する機能を有し、
前記第2トランジスタは前記第2ローカルビット線と前記第2容量素子と間の導通状態を制御する機能を有する半導体装置。A memory cell;
A bit line pair consisting of a first bit line and a second bit line;
A local bit line pair consisting of a first local bit line and a second local bit line;
A first word line;
n second word lines (n is an integer greater than 1);
Have
The memory cell includes a precharge circuit, a first memory cell, and a second memory cell;
The precharge circuit has a function of precharging the local bit line pair;
The first memory cell has a latch circuit, a first access transistor, and a second access transistor,
The latch circuit is electrically connected to the local bit line pair;
A gate of the first access transistor and a gate of the second access transistor are electrically connected to the first word line;
The first access transistor has a function of controlling a conduction state between the first bit line and the first local bit line;
The second access transistor has a function of controlling a conduction state between the second bit line and the second local bit line;
The second memory cell has m (m = n) third memory cells,
The m third memory cells are electrically connected to the second word lines, which are different from each other,
Each of the m third memory cells includes a first transistor, a second transistor, a first capacitor element, and a second capacitor element,
Gates of the first transistor and the second transistor are electrically connected to the second word line;
The first transistor has a function of controlling a conduction state between the first local bit line and the first capacitor;
The second transistor is a semiconductor device having a function of controlling a conduction state between the second local bit line and the second capacitor element.
前記第1および前記第2トランジスタのチャネル形成領域は酸化物半導体で形成されている半導体装置。In claim 1,
A semiconductor device in which channel formation regions of the first and second transistors are formed of an oxide semiconductor.
前記第1および前記第2トランジスタのチャネル形成領域は酸化物半導体で形成され、
前記第2メモリセルは前記プリチャージ回路および前記第1メモリセルに積層されている半導体装置。In claim 1,
Channel forming regions of the first and second transistors are formed of an oxide semiconductor;
The second memory cell is a semiconductor device stacked on the precharge circuit and the first memory cell.
前記ラッチ回路には、第1電源電位および第2電源電位が供給され、
前記第1電源電位および前記第2電源電位の前記ラッチ回路への供給を制御するため回路が設けられている半導体装置。In any one of Claims 1 thru | or 3,
A first power supply potential and a second power supply potential are supplied to the latch circuit,
A semiconductor device provided with a circuit for controlling supply of the first power supply potential and the second power supply potential to the latch circuit.
前記メモリセルを駆動するための周辺回路と、
前記周辺回路をパワーゲーティングするためのパワースイッチと、
が設けられている半導体装置。In any one of Claims 1 thru | or 3,
A peripheral circuit for driving the memory cell;
A power switch for power gating the peripheral circuit;
A semiconductor device provided with
前記キャッシュメモリは請求項1乃至3の何れか1項に記載の半導体装置を有する電子部品。Having a processor core and cache memory;
The electronic device having the semiconductor device according to claim 1, wherein the cache memory is an electronic component.
前記キャッシュメモリは請求項1乃至3の何れか1項に記載の半導体装置を有する電子機器。In the case, it has a processor core, a cache memory, and a display unit,
The electronic device having the semiconductor device according to any one of claims 1 to 3, wherein the cache memory.
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