JPS6410109B2 - - Google Patents

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JPS6410109B2
JPS6410109B2 JP2227282A JP2227282A JPS6410109B2 JP S6410109 B2 JPS6410109 B2 JP S6410109B2 JP 2227282 A JP2227282 A JP 2227282A JP 2227282 A JP2227282 A JP 2227282A JP S6410109 B2 JPS6410109 B2 JP S6410109B2
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JP
Japan
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thin film
strain
amorphous silicon
semiconductor thin
silicon semiconductor
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JP2227282A
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Japanese (ja)
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JPS58139475A (en
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Setsuo Kotado
Wareo Sugiura
Akira Ikeda
Shigeaki Ootake
Kyoshi Takahashi
Makoto Konagai
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Anritsu Corp
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Anritsu Corp
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Publication of JPS6410109B2 publication Critical patent/JPS6410109B2/ja
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    • GPHYSICS
    • G01MEASURING; TESTING
    • G01LMEASURING FORCE, STRESS, TORQUE, WORK, MECHANICAL POWER, MECHANICAL EFFICIENCY, OR FLUID PRESSURE
    • G01L1/00Measuring force or stress, in general
    • G01L1/18Measuring force or stress, in general using properties of piezo-resistive materials, i.e. materials of which the ohmic resistance varies according to changes in magnitude or direction of force applied to the material

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、グロー放電法を用いて絶縁基板上に
堆積したアモルフアスシリコン半導体薄膜の有す
るピエゾ抵抗効果特性、特に縦効果特性で得られ
る大きなゲージ率に着目して構成したひずみゲー
ジと、縦効果・横効果および斜め効果がそれぞれ
異なることに着目して構成したひずみゲージに関
する。ここでアモルフアスシリコン半導体とは、
シリコンを母材とし、液体及び気体を除く物質で
あつて、結晶学的に3次元的周期性を示さない半
導体をいう。すなわち、不規則、非晶質状のもの
で、X線回折波形で特定しうる回折ピークを全く
持たない完全なアモルフアスシリコン半導体と、
わずかながら特定しうる回折ピークを有し、いわ
ゆる微細結晶相を含んだアモルフアスシリコン半
導体とを総称して呼ぶこととする。
[Detailed Description of the Invention] [Industrial Application Field] The present invention is directed to the piezoresistance effect characteristics of an amorphous silicon semiconductor thin film deposited on an insulating substrate using a glow discharge method, particularly the large longitudinal effect characteristics obtained. The present invention relates to a strain gauge constructed focusing on the gauge factor, and a strain gauge constructed focusing on the fact that longitudinal effects, horizontal effects, and diagonal effects are different from each other. Here, what is an amorphous silicon semiconductor?
A semiconductor that uses silicon as a base material, excludes liquids and gases, and does not exhibit three-dimensional periodicity crystallographically. In other words, it is a perfect amorphous silicon semiconductor that is irregular and amorphous and has no diffraction peaks that can be identified by an X-ray diffraction waveform.
Amorphous silicon semiconductors having a slight but identifiable diffraction peak and containing a so-called microcrystalline phase are collectively referred to as amorphous silicon semiconductors.

〔従来の技術〕[Conventional technology]

従来、ひずみゲージ用センサ材料としては、一
般にCu−Ni箔に代表される合金箔やNi−Cr線、
Cu−Ni線が用いられており、検出感度の高いも
のとしては半導体が用いられている。
Conventionally, sensor materials for strain gauges have generally been alloy foils such as Cu-Ni foil, Ni-Cr wires,
Cu-Ni wires are used, and semiconductors are used for those with high detection sensitivity.

合金箔を用いたものは、ダイナミツクレンジが
大きいことと、直線性がよい等から広く用いられ
ているが、次のような欠点を有する。
Those using alloy foil are widely used because of their large dynamic range and good linearity, but they have the following drawbacks.

(1) ひずみに対する抵抗率の変化の割合、すなわ
ちゲージ率Gが小さく、通常G=2〜4である
ので、出力部に増幅器を用いる必要がある。
(1) Since the ratio of change in resistivity to strain, that is, the gauge factor G, is small, usually G=2 to 4, it is necessary to use an amplifier in the output section.

(2) ゲージ率の温度依存性をなくすために温度補
償回路を設ける必要がある。
(2) It is necessary to provide a temperature compensation circuit to eliminate the temperature dependence of the gauge factor.

(3) 合金箔の比抵抗が小さいので、ひじみ検出部
の抵抗値をある値(通常100Ω前後)以上にす
るため、検出部の形状を折り返し状ストリツプ
線とする必要があり、検出部の面積が大きくな
る。
(3) Since the resistivity of the alloy foil is low, in order to make the resistance value of the strain detection part over a certain value (usually around 100Ω), the shape of the detection part needs to be a folded strip wire. The area becomes larger.

一方、半導体結晶を用いたものは、比較的ゲー
ジ率が大きく、ゲージ率Gが|G|100である
ので、検出感度は大きい。しかし、ゲージ率の温
度依存性が大きく、かつ、非直線性を示す等の幾
多の欠点を有する。
On the other hand, those using semiconductor crystals have a relatively large gauge factor, and the gauge factor G is |G|100, so the detection sensitivity is high. However, it has many drawbacks, such as the large temperature dependence of the gauge factor and nonlinearity.

また、検出感度を高めるため、基板厚みを薄く
する必要があり、その方法としては研磨法や異方
性エツチングおよび選択性エツチングを利用した
ダイヤフラム構造を形成する方法とが用いられて
いる。これらの方法において、特に前者の場合に
は、研磨時の破損を招きやすく、また、後者の場
合には、再現性を得る上で、複雑でかつ高価な半
導体製造機器を必要とするため、できあがつたひ
ずみゲージは高価となつてしまうという欠点があ
つた。また、これらのひずみゲージはそれ自体で
の使用は難しく、一般には、被ひずみ検出部に設
けられた台座に接着剤等で安定に固定する必要が
ある。しかも被ひずみ検出部材と結晶半導体との
間における熱膨張係数の違いにより、クリープが
発生しやすく、従つて長期にわたる安定性がなか
なか得られにくいという欠点があつた。その上、
温度補償回路や非直線補正回路を必要とし、さら
に使用温度範囲が通常−20℃〜140℃と限定され
ていた。
Furthermore, in order to increase the detection sensitivity, it is necessary to reduce the thickness of the substrate, and methods for forming a diaphragm structure using polishing, anisotropic etching, and selective etching are used as methods for this purpose. In these methods, the former method is particularly prone to damage during polishing, and the latter method requires complicated and expensive semiconductor manufacturing equipment to achieve reproducibility. The disadvantage of old strain gauges was that they were expensive. Furthermore, these strain gauges are difficult to use by themselves, and generally need to be stably fixed to a pedestal provided on the strain detection target using an adhesive or the like. Moreover, creep is likely to occur due to the difference in thermal expansion coefficient between the strain-detected member and the crystalline semiconductor, so long-term stability is difficult to obtain. On top of that,
It requires a temperature compensation circuit and a nonlinear correction circuit, and furthermore, the operating temperature range is usually limited to -20°C to 140°C.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

以上述べたように結晶半導体を用いたひずみゲ
ージは、幾多の欠点を有しながらも、ゲージ率が
大きいという優れた特徴は、他をもつてかえがた
い性質である。
As described above, although strain gauges using crystalline semiconductors have many drawbacks, their excellent feature of high gauge factor is an irreplaceable property.

したがつて、薄膜化が容易である熱化学気相堆
積法(以下、熱CVD法と記す。)や真空蒸着法等
を用いて半導体薄膜ひずみゲージを構成しようと
する努力がなされてきた。
Therefore, efforts have been made to construct semiconductor thin film strain gauges using thermal chemical vapor deposition methods (hereinafter referred to as thermal CVD methods), vacuum evaporation methods, etc., which are easy to form thin films.

しかしながら、熱CVD法では600℃以上の基板
加熱を必要とし、一方、真空蒸着法では基板加熱
温度としては400℃前後で堆積できるというメリ
ツトがある(例えば、特開昭第47−3273号「圧電
抵抗変換器を備えた装置およびその製法」)が、
次のような欠点を有する。
However, the thermal CVD method requires heating the substrate to 600°C or higher, while the vacuum evaporation method has the advantage of being able to deposit at a substrate heating temperature of around 400°C (for example, JP-A No. 47-3273, "Piezoelectric "Device with resistance converter and method for manufacturing the same")
It has the following drawbacks.

(1) 真空蒸着法にて形成した半導体薄膜は長期安
定性に欠けるので、ゲージ特性のドリフトが発
生する。
(1) Semiconductor thin films formed by vacuum evaporation lack long-term stability, resulting in gauge characteristic drift.

(2) 蒸着条件のわずかな変動により、得られる半
導体薄膜の特性が大きくバラツキ、再現性が得
られにくかつた。従つて素子が高価となつてい
た。
(2) Due to slight variations in the deposition conditions, the properties of the resulting semiconductor thin film varied widely, making it difficult to obtain reproducibility. Therefore, the elements have become expensive.

〔課題を解決するための手段〕[Means to solve the problem]

一方、最近のプラズマCVD技術の進展により
アモルフアスシリコン半導体薄膜を、200℃とい
う低温でガラス、マイカ等絶縁性基板上に形成で
きることが相次いで確認されている(例えば「電
子材料」1981年1月号PP.56〜58)が、ひずみゲ
ージ特性については残念ながら検討されていなか
つた。はたして、上記アモルフアスシリコン半導
体薄膜が、実用性がある大きなゲージ率をもつか
どうかは誰も検証していなかつた。以上の点に鑑
み、発明者らはまず実験的検証をおこなつた。
(この結果については電気学会電子デバイス技術
委員会主催第2回「センサの基礎と応用」シンポ
ジウム講演予稿集(昭和57年5月27日(木)−28
日(金))B5−4で発表されている。) 本発明では、発明者らが発見した事実、すなわ
ち、アモルフアスシリコン半導体薄膜中に、粒径
100Å程度からなる微細結晶相を含ませることに
より、ゲージ率を32以上と大きくでき、かつ、加
えるひずみの大きさと、抵抗値の変化する割合が
よい比例関係を示すこと(以下、「直線性が良い」
と記す。)に着目し、かつアモルフアスシリコン
半導体薄膜材料の有する薄膜形成の容易さ・微細
加工性を生かして構成した小形で、かつ、高精度
なひずみゲージを提供しようとするものである。
On the other hand, with recent advances in plasma CVD technology, it has been confirmed that amorphous silicon semiconductor thin films can be formed on insulating substrates such as glass and mica at temperatures as low as 200°C (for example, "Electronic Materials", January 1981). No. PP.56-58), but unfortunately strain gauge characteristics were not studied. However, no one had verified whether the amorphous silicon semiconductor thin film described above had a gauge factor large enough to be of practical use. In view of the above points, the inventors first conducted experimental verification.
(Regarding this result, please refer to the Proceedings of the 2nd "Fundamentals and Applications of Sensors" Symposium sponsored by the Electronic Devices Technology Committee of the Institute of Electrical Engineers of Japan (Thursday, May 27, 1982).
Sunday (Friday)) Announced on B5-4. ) The present invention utilizes the fact discovered by the inventors, that is, in an amorphous silicon semiconductor thin film, the particle size
By including a fine crystalline phase consisting of about 100 Å, the gauge factor can be increased to 32 or more, and the amount of strain applied and the rate of change in resistance value exhibit a good proportional relationship (hereinafter referred to as "linearity"). good"
It is written as ), and aims to provide a small and highly accurate strain gauge constructed by taking advantage of the ease of thin film formation and microfabrication properties of amorphous silicon semiconductor thin film materials.

〔作用〕[Effect]

第1図および第2図は、SiF4とH2の混合ガス
を用い、プラズマCVD法の一つであるCDグロー
放電法により、ガラス基板上に堆積したアモルフ
アスシリコン半導体薄膜のひずみ−抵抗変化率特
性、すなわちピエゾ抵抗効果特性を示す図面であ
る。
Figures 1 and 2 show the strain-resistance changes of an amorphous silicon semiconductor thin film deposited on a glass substrate by the CD glow discharge method, which is one of the plasma CVD methods, using a mixed gas of SiF 4 and H 2 . 3 is a drawing showing the rate characteristics, that is, the piezoresistance effect characteristics.

測定には、第4図および第5図aに示されてい
るひずみゲージを用いた。
The strain gauges shown in FIGS. 4 and 5a were used for the measurements.

ひずみゲージは、ガラス基板1、歪み検出用ア
モルフアスシリコン半導体薄膜抵抗体2、電極対
3,3′、リード線対5,5′とから構成される。
The strain gauge is composed of a glass substrate 1, an amorphous silicon semiconductor thin film resistor 2 for strain detection, a pair of electrodes 3, 3', and a pair of lead wires 5, 5'.

図中、アモルフアスシリコン半導体薄膜抵抗体
の長さL、幅W、厚さtはそれぞれ10mm、1mm、
1μmである。また、ガラス基板の長さ、幅、厚み
はそれぞれ40mm、10mm、500μmである。
In the figure, the length L, width W, and thickness t of the amorphous silicon semiconductor thin film resistor are 10 mm, 1 mm, respectively.
It is 1μm. Furthermore, the length, width, and thickness of the glass substrate are 40 mm, 10 mm, and 500 μm, respectively.

第1図は、p形アモルフアスシリコン半導体薄
膜の特性の一例を示す図であり(具体的形成方法
は後述)、横軸はガラス基板すなわち、アモルフ
アスシリコン半導体薄膜抵抗体に加えられたひず
みの大きさε(=△L/L、伸びをt)を、また
縦軸は抵抗変化率の大きさ△R/Rをそれぞれ示
す。ここでL,Rはひずみを加えないときの固有
長さおよび固有抵抗値を、また、△Lと△Rはひ
ずみによる長さおよび抵抗値の各変化分を、+は
増加を、−は減少をそれぞれ示す。図中、黒丸印
は縦効果(ひずみ方向と抵抗を測定する方向が同
一)を、△印は横効果(ひずみ方向と抵抗を測定
する方向が垂直)を、+印は斜め効果(ひつぱり
方向と抵抗体の長さ方向とのなす角度θ=45゜の
時)をそれぞれ示している。この結果より、抵抗
変化率△R/Rはひずみの大きさεに正比例し、
ゲージ率G(=(△R/R)/ε)は縦効果の時最
大値G=32.5が得られ、横効果では負のゲージ率
が得られた。また、この場合のゲージ率の温度依
存性は0.4%/℃以下と小さい。
FIG. 1 is a diagram showing an example of the characteristics of a p-type amorphous silicon semiconductor thin film (the specific formation method will be described later), and the horizontal axis represents the strain applied to the glass substrate, that is, the amorphous silicon semiconductor thin film resistor. The magnitude ε (=ΔL/L, elongation is t) and the vertical axis represents the magnitude ΔR/R of the rate of change in resistance. Here, L and R are the characteristic length and resistance value when no strain is applied, and △L and △R are the respective changes in length and resistance value due to strain, + means increase, - means decrease. are shown respectively. In the figure, the black circles indicate the longitudinal effect (the strain direction and the resistance measurement direction are the same), the △ marks indicate the horizontal effect (the strain direction and the resistance measurement direction are perpendicular), and the + marks indicate the diagonal effect (the strain direction is the same). and the length direction of the resistor (when the angle θ = 45°) is shown. From this result, the resistance change rate △R/R is directly proportional to the magnitude of strain ε,
For the gauge factor G (=(ΔR/R)/ε), a maximum value G=32.5 was obtained when the vertical effect was applied, and a negative gauge factor was obtained when the horizontal effect was applied. Furthermore, the temperature dependence of the gauge factor in this case is as small as 0.4%/°C or less.

第2図は、n形アモルフアスシリコン半導体薄
膜の特性の一例を示す図である(具体的形成方法
は後述)。図中の記号は、第1図と同じものを用
いている。
FIG. 2 is a diagram showing an example of the characteristics of an n-type amorphous silicon semiconductor thin film (the specific formation method will be described later). The symbols in the figure are the same as in FIG. 1.

この実験結果より、n形アモルフアスシリコン
半導体薄膜においても抵抗変化率△R/Rの大き
さはひずみの大きさεに正比例し、ゲージ率は縦
効果、横効果共に負になり、斜め効果は非常に小
さくほぼゼロに等しい。ゲージ率の絶対値は、縦
効果のとき最大となり、|G|=20が得られた。
また、この場合のゲージ率の温度依存性はp形と
同様に小さい。
From this experimental result, even in n-type amorphous silicon semiconductor thin films, the magnitude of the resistance change rate ΔR/R is directly proportional to the magnitude of strain ε, the gauge factor is negative for both the longitudinal effect and the transverse effect, and the oblique effect is very small and almost equal to zero. The absolute value of the gauge factor was maximum when there was a longitudinal effect, and |G|=20 was obtained.
Further, the temperature dependence of the gauge factor in this case is small like in the p-type.

第3図は、ひずみの方向によるゲージ率の変化
特性を示す図で、図中、横軸はひずみ方向と抵抗
を測定する方向との大きさθを、また縦軸はゲー
ジ率の大きさを、+印と黒丸印はそれぞれp形、
n形各アモルフアスシリコン半導体薄膜を示す。
また、θ=0゜,45゜,90゜の大きさはそれぞれ縦効
果、斜め効果、横効果に対応している。
Figure 3 is a diagram showing the change characteristics of the gauge factor depending on the direction of strain. In the figure, the horizontal axis represents the magnitude θ between the strain direction and the resistance measurement direction, and the vertical axis represents the magnitude of the gauge factor. , + mark and black circle mark are p-type, respectively.
Each n-type amorphous silicon semiconductor thin film is shown.
Further, the magnitudes of θ=0°, 45°, and 90° correspond to the vertical effect, oblique effect, and horizontal effect, respectively.

この実験結果より、p形、n形各アモルフアス
シリコン半導体薄膜のゲージ率の絶対値は共に縦
効果のとき最大となり、p形で正、n形で負を示
している。以上の実験結果は、アモルフアスシリ
コン半導体薄膜抵抗体が優れたピエゾ抵抗効果を
有することを示し、特に、p形、n形共に、縦効
果のときゲージ率Gの絶対値は最大となるので、
p形、n形共に縦効果を生かした構造のアモルフ
アスシリコン半導体薄膜抵抗体は、ひずみゲージ
用センサ材料として優れた特性を示すことが確認
できた。
From this experimental result, the absolute values of the gauge factors of both p-type and n-type amorphous silicon semiconductor thin films are maximum when the longitudinal effect is applied, and are positive for p-type and negative for n-type. The above experimental results show that the amorphous silicon semiconductor thin film resistor has an excellent piezoresistance effect, and in particular, the absolute value of the gauge factor G is maximum when there is a longitudinal effect for both p-type and n-type.
It was confirmed that the amorphous silicon semiconductor thin film resistor, which has a structure that takes advantage of the longitudinal effect of both p-type and n-type, exhibits excellent characteristics as a sensor material for strain gauges.

〔実施例〕〔Example〕

第4図および第5図は、本発明によるひずみゲ
ージの一実施例の構成を示す図で、特に、矢印方
向に平行に応力すなわち、ひずみが加えられるこ
とを想定した場合で、第4図は平面図を、第5図
aは線X−X′における断面図をそれぞれ示す。
4 and 5 are diagrams showing the configuration of an embodiment of the strain gauge according to the present invention. In particular, it is assumed that stress, that is, strain is applied in parallel to the direction of the arrow. FIG. 5a shows a plan view, and FIG. 5a shows a sectional view taken along line X-X'.

第5図bは、第4図に示されているアモルフア
スシリコン半導体薄膜抵抗体2の表面上に保護膜
を設けた一例を示す断面図である。ここで、前記
保護膜は電極3およびリード線5以外の上部全体
を覆い、素子が外気等により影響を受けないよう
にしている。
FIG. 5b is a sectional view showing an example in which a protective film is provided on the surface of the amorphous silicon semiconductor thin film resistor 2 shown in FIG. Here, the protective film covers the entire upper part except for the electrodes 3 and lead wires 5 to prevent the element from being affected by outside air or the like.

図中、1は絶縁性基板、2はp形(n形)アモ
ルフアスシリコン半導体薄膜抵抗体、3,3′は
電極、4は表面保護膜、5,5′は出力用リード
線、6はひずみゲージをそれぞれ示す。
In the figure, 1 is an insulating substrate, 2 is a p-type (n-type) amorphous silicon semiconductor thin film resistor, 3 and 3' are electrodes, 4 is a surface protective film, 5 and 5' are output lead wires, and 6 is a Each strain gauge is shown.

ひずみゲージ6の製造方法を次に述べる。 A method for manufacturing the strain gauge 6 will be described next.

絶縁性基板1の材料としては、耐熱性があり、
かつヤング率の大きい絶縁体や、同様の性質を有
する導体板あるいは半導体板の表面をCVDSiO2
膜やCVDSi3N4膜で覆つたものが望ましく、例え
ばガラス板、ポリミイドフイルム、金属板や半導
体の表面を絶縁薄膜(例えば、CVDSiO2薄膜や
CVDSi3N4薄膜)で覆つたもの等が用いられる。
この絶縁性基板1は有機溶剤等で十分に洗浄した
後、清浄な雰囲気中で瞬時に乾燥させる。
The material of the insulating substrate 1 has heat resistance,
CVDSiO 2
It is preferable to cover the surface of a glass plate, polyimide film, metal plate , or semiconductor with an insulating thin film (e.g. , CVDSiO 2 thin film or
(CVDSi 3 N 4 thin film) is used.
After thoroughly cleaning the insulating substrate 1 with an organic solvent or the like, it is instantly dried in a clean atmosphere.

次ぎにSiH4又はSiF4とH2の混合ガスを用い、
DCグロー放電法又はRFグロー放電法を用いてア
モルフアスシリコン半導体薄膜2を堆積させる。
この場合、ドーピングガスとしては、p形ではジ
ボラン(B2H6)、またn形ではホスフイン
(PH3)又はアルシン(AsH3)が用いられる。
Next, using a mixed gas of SiH 4 or SiF 4 and H 2 ,
An amorphous silicon semiconductor thin film 2 is deposited using a DC glow discharge method or an RF glow discharge method.
In this case, the doping gas used is diborane (B 2 H 6 ) for p-type, and phosphine (PH 3 ) or arsine (AsH 3 ) for n-type.

この場合、アモルフアス半導体薄膜抵抗体の導
電率σが大きい程望ましく、通常σ=1S・cm-1
上のものが用いられ、第1図、第2図および第3
図で示したp形およびn形各アモルフアスシリコ
ン半導体薄膜の導電率σはそれぞれ10S・cm-1
7.4S・cm-1である。DCグロー放電法を用いた堆
積条件の一例としては、放電圧力0.1〜10Torr、
放電電流〜100mA/cm2、放電電圧500〜800V、
電極間隔3cm、基板温度250〜450℃、SiF4/H2
=1〜10、B2H6/SiF4=100〜2500ppm、PH3
SiF4=100〜2500ppmである。この条件で堆積し
たアモルフアスシリコン半導体薄膜として、抵抗
率σ=20S・cm-1以上のものが容易に得られてい
る。アモルフアスシリコン半導体薄膜の導電率を
高める方法としては、放電電流を大きくする方法
あるいはドーピングガスの割合を高くする方法等
が一般的である。
In this case, the higher the conductivity σ of the amorphous semiconductor thin film resistor, the more desirable it is, and usually σ = 1S cm -1 or more is used.
The conductivity σ of each p-type and n-type amorphous silicon semiconductor thin film shown in the figure is 10S・cm -1 ,
It is 7.4S cm -1 . An example of deposition conditions using the DC glow discharge method is a discharge pressure of 0.1 to 10 Torr;
Discharge current ~100mA/ cm2 , discharge voltage 500~800V,
Electrode spacing 3cm, substrate temperature 250-450℃, SiF 4 /H 2
=1~10, B2H6 / SiF4 =100~2500ppm, PH3 /
SiF 4 =100 to 2500 ppm. As an amorphous silicon semiconductor thin film deposited under these conditions, a resistivity of σ=20S·cm −1 or higher can be easily obtained. As a method of increasing the electrical conductivity of an amorphous silicon semiconductor thin film, a method of increasing the discharge current or a method of increasing the proportion of doping gas is generally used.

以上の方法を用いて半導体薄膜を堆積した場
合、アモルフアス膜中に100Å前後の微細結晶相
が含まれるが大きなゲージ率特性は保持される。
またSi−Geの合金形アモルフアス半導体薄膜も
高い導電率が得られる。この場合、SiH4とGeH4
の混合ガスにB2H6又はPH3,AsH3のドーピング
ガスを添加したものを用い、DCグロー放電法
(直流電圧を印加する方法)、又はRFグロー放電
法(高周波電圧を印加する方法)を用いてアモル
フアス半導体薄膜を堆積させる。次ぎに真空蒸着
法を用いて、電極用金属膜(例えば、NiCr500
Å/Au1000Å)を堆積させる。さらにフオトエ
ツチング技術を用いて不要部を除去し、電極対
3,3′およびアモルフアスシリコン半導体薄膜
抵抗体2を形成する。
When a semiconductor thin film is deposited using the above method, a fine crystal phase of around 100 Å is included in the amorphous film, but a large gauge factor characteristic is maintained.
Further, high conductivity can also be obtained from Si-Ge alloy type amorphous semiconductor thin films. In this case, SiH4 and GeH4
Using a mixed gas with B 2 H 6 or PH 3 , AsH 3 doping gas added, DC glow discharge method (method of applying direct current voltage) or RF glow discharge method (method of applying high frequency voltage) Deposit an amorphous semiconductor thin film using Next, a metal film for electrodes (for example, NiCr500) is coated using a vacuum evaporation method.
Å/Au1000Å) is deposited. Furthermore, unnecessary portions are removed using a photoetching technique to form the electrode pair 3, 3' and the amorphous silicon semiconductor thin film resistor 2.

薄膜抵抗体2の形状としては、アモルフアスシ
リコン半導体薄膜−特に導電率の高い微細結晶相
が多く含まれる半導体薄膜の場合に顕著である−
の結晶軸方向としてはX線回析の結果、回析ピー
クが<111>に得られるので、ほぼ等方的物体と
みなすことができる点と、ゲージ率は縦効果の場
合絶対値が、p形、n形共に最大となる点を考慮
して、引張り又は圧縮方向の長さLを長くし、横
方向の長さWを短くした形状のものが望ましい。
このL/Wは、アモルフアス半導体薄膜の導電
率、膜厚および出力インピーダンス等を考慮して
きめられるが、通常L/W=10〜100に設定され
る。次ぎに基板表面に保護膜4を堆積する。保護
膜としては、CVDSiO2膜、CVDSi3N4膜および
ポリミイド樹脂等を用いる。フオトエツチング技
術を用いて、電極パツド部の保護膜を除去する。
最後に、電極対3,3′に取り出し用リード線対
5,5′を取り付けて完成する。リード線として
は、ビームリード方式又は、Au線やAuリボン線
等をワイヤボンデングすることによつて構成され
る。
The shape of the thin film resistor 2 is an amorphous silicon semiconductor thin film, which is particularly noticeable in the case of a semiconductor thin film containing a large amount of fine crystalline phase with high conductivity.
As a result of X-ray diffraction, a diffraction peak is obtained at <111> as the crystal axis direction of Considering that both the shape and the n-shape are maximized, it is desirable to have a shape in which the length L in the tensile or compressive direction is long and the length W in the lateral direction is short.
This L/W is determined in consideration of the conductivity, film thickness, output impedance, etc. of the amorphous semiconductor thin film, and is usually set to L/W=10 to 100. Next, a protective film 4 is deposited on the substrate surface. As the protective film, a CVDSiO 2 film, a CVDSi 3 N 4 film, a polyimide resin, or the like is used. The protective film on the electrode pad is removed using photo-etching technology.
Finally, the lead wire pair 5, 5' for extraction is attached to the electrode pair 3, 3' to complete the process. The lead wire is constructed by a beam lead method or by wire bonding Au wire, Au ribbon wire, or the like.

以上の製造方法では、アモルフアスシリコン半
導体薄膜抵抗体および電極対の形成にフオトエツ
チング技術を用いたが、メタルマスクを用いた方
法でも形成できる。この場合は、アモルフアスシ
リコン半導体薄膜を堆積する時、あるいは真空蒸
着法を用いて電極金属薄を堆積する時に不要部を
メタルマスクでカバーする方法が用いられる。
In the above manufacturing method, photoetching technology was used to form the amorphous silicon semiconductor thin film resistor and the electrode pair, but they can also be formed by a method using a metal mask. In this case, a method is used in which unnecessary parts are covered with a metal mask when depositing an amorphous silicon semiconductor thin film or when depositing a thin electrode metal using a vacuum evaporation method.

第6図および第7図は本発明による他の実施例
を示す図で、第6図に平面図を、また第7図に第
6図の線X−X′における断面模式図を示す。
6 and 7 are views showing other embodiments of the present invention, in which FIG. 6 is a plan view and FIG. 7 is a schematic cross-sectional view taken along line X-X' in FIG. 6.

図中、11は絶縁性基板、12はp形(n形)
アモルフアスシリコン半導体薄膜抵抗体、13,
13′は電極対、15,15′はリード線対、16
はひずみゲージをそれぞれ示す。このひずみゲー
ジ16は矢印方向に引つぱり応力又は縮み応力が
加えられることを想定した形状のものである。本
実施例のひずみゲージ16は前記のひずみゲージ
6のリード線対5,5′が左右2つの方向に別れ
ていたのを、同一方向に取り出す形としたもの
で、製造方法は前記のものと同一のものを用いて
構成できる。
In the figure, 11 is an insulating substrate, 12 is p-type (n-type)
Amorphous silicon semiconductor thin film resistor, 13,
13' is an electrode pair, 15, 15' is a lead wire pair, 16
indicate strain gauges. This strain gauge 16 has a shape that assumes that tensile stress or compressive stress will be applied in the direction of the arrow. The strain gauge 16 of this embodiment has a structure in which the pair of lead wires 5, 5' of the strain gauge 6 described above were separated in two directions, left and right, but are taken out in the same direction, and the manufacturing method is the same as that described above. It can be configured using the same thing.

第8図は本発明による他の実施例を示す図で、
図中、21は絶縁性基板、22A,22Bは各ア
モルフアスシリコン半導体薄膜抵抗体、23A,
23′A,23B,23′Bは各電極対、25A,
25′A,25B,25′Bは各リード線対、26
A,26Bは各ひずみ測定用抵抗、27はひずみ
ゲージをそれぞれ示す。この場合、26Bは26
Aを時計方向に90度回転して配列される。このひ
ずみゲージ27は、縦効果および横効果の両方を
同一素子で測定できる構造としたものである。
FIG. 8 is a diagram showing another embodiment according to the present invention,
In the figure, 21 is an insulating substrate, 22A, 22B are amorphous silicon semiconductor thin film resistors, 23A,
23'A, 23B, 23'B are each electrode pair, 25A,
25'A, 25B, 25'B are each lead wire pair, 26
A and 26B represent each strain measurement resistor, and 27 represents a strain gauge. In this case, 26B is 26
Arranged by rotating A 90 degrees clockwise. This strain gauge 27 has a structure that allows measurement of both the longitudinal effect and the transverse effect with the same element.

第3図に示したようにアモルフアス半導体薄膜
のピエゾ抵抗効果によるゲージ率は縦効果と横効
果では、異なるので、被ひずみ測定体に本ひずみ
ゲージ27を貼り付けて各抵抗値の変化分を測定
することにより、ひずみゲージに加えられたひず
み方向およびひずみの大きさを同時に測定でき
る。
As shown in Figure 3, the gauge factor due to the piezoresistance effect of an amorphous semiconductor thin film is different for the longitudinal effect and the transverse effect, so the strain gauge 27 is attached to the object to be measured to measure the change in each resistance value. By doing so, the direction and magnitude of strain applied to the strain gauge can be measured simultaneously.

第9図は本発明による他の実施例を示す図で、
図中、31は絶縁性基板、32はアモルフアスシ
リコン半導体薄膜抵抗体、33,33′は電極対、
35,35′はリード線対、36A,36B,3
6Cは各ひずみ測定用抵抗で互いに45゜ずつ反時
計方向に回転して配列され、37はひずみゲージ
を示す。この場合、縦効果、横効果、斜め効果が
同時に測定できるので、被ひずみ測定物体に本ひ
ずみゲージ37を貼り付けて測定すれば、被ひず
み測定物体のひずみの大きさおよびひずみ方向を
高精度で測定することができる。第8図および第
9図で述べたひずみゲージ27,37は、第4図
および第5図で示したひずみゲージ6と同一製造
方法を用いて構成できる。
FIG. 9 is a diagram showing another embodiment according to the present invention,
In the figure, 31 is an insulating substrate, 32 is an amorphous silicon semiconductor thin film resistor, 33, 33' is an electrode pair,
35, 35' are lead wire pairs, 36A, 36B, 3
Reference numeral 6C indicates each strain measuring resistor, which is arranged so as to be rotated counterclockwise by 45 degrees from each other, and 37 indicates a strain gauge. In this case, the longitudinal effect, horizontal effect, and diagonal effect can be measured simultaneously, so by attaching this strain gauge 37 to the object to be measured, you can measure the magnitude and direction of strain in the object to be measured with high precision. can be measured. The strain gauges 27 and 37 described in FIGS. 8 and 9 can be constructed using the same manufacturing method as the strain gauge 6 shown in FIGS. 4 and 5.

次にグロー放電法について若干述べる。グロー
放電法には直流電界中でグロー放電を発生させる
DCグロー放電法と高周波電界中でグロー放電を
発生させるRFグロー放電法がある。第10図は
RFグロー放電法により、絶縁性基板等にアモル
フアスシリコン半導体薄膜を堆積させる装置例で
ある。
Next, we will briefly discuss the glow discharge method. The glow discharge method involves generating a glow discharge in a direct current electric field.
There are two methods: DC glow discharge method and RF glow discharge method, which generates glow discharge in a high frequency electric field. Figure 10 is
This is an example of an apparatus for depositing an amorphous silicon semiconductor thin film on an insulating substrate or the like using the RF glow discharge method.

この装置は真空容器38と真空容器内に平行に
配列されたアノード39およびカソード40、ガ
ス41を真空容器内に給気又は排気するための給
気口42および排気口43、アノードおよびカソ
ードを加熱するヒータ44等から構成される。絶
縁性基板45はアノード又はカソード上に置かれ
る。ガス41としては、通常SiH4又はSiF4とH2
の混合ガスにドーピングガス(例えばPH3
AsH3,B2H6等)を添加したものが用いられる。
グロー放電中の真空圧力は数Torr、放電電圧は
ほぼ一定で放電電流は1〜100mA/cm2であり、
ガス反応の大部分は陽光柱(プラズマ46)内で起
る。特に、このグロー放電法では基板温度が400
℃以下という低温度でアモルフアス半導体薄膜を
堆積できるという特徴を有する(従来の薄膜製造
のための熱CVD法では基板温度として600〜700
℃が必要であつた)。
This device heats a vacuum container 38, an anode 39 and a cathode 40 arranged in parallel inside the vacuum container, an air supply port 42 and an exhaust port 43 for supplying or exhausting gas 41 into the vacuum container, and the anode and cathode. It is composed of a heater 44 and the like. An insulating substrate 45 is placed on the anode or cathode. The gas 41 is usually SiH 4 or SiF 4 and H 2
Doping gas (e.g. PH 3 ,
(AsH 3 , B 2 H 6, etc.) is used.
The vacuum pressure during glow discharge is several Torr, the discharge voltage is almost constant, and the discharge current is 1 to 100 mA/ cm2 .
Most of the gas reactions occur within the positive column (plasma 46). In particular, this glow discharge method requires a substrate temperature of 400°C.
It has the characteristic of being able to deposit amorphous semiconductor thin films at temperatures as low as ℃ or below (conventional thermal CVD methods for thin film production require a substrate temperature of 600 to 700°C).
).

〔発明の効果〕〔Effect of the invention〕

次に本発明の効果を述べる。 Next, the effects of the present invention will be described.

(1) 絶縁性基板にポリミイドフイルムを用いた安
価なひずみゲージが形成できる。
(1) An inexpensive strain gauge can be formed using a polymide film on an insulating substrate.

(2) ゲージ率、導電率が共に大きなアモルフアス
シリコン半導体薄膜抵抗体を用いたので、高感
度なひずみゲージを構成できる。
(2) Since an amorphous silicon semiconductor thin film resistor with high gauge factor and high conductivity is used, a highly sensitive strain gauge can be constructed.

(3) フオトエツチング技術に代表される微細加工
技術が使用できるので、超小形のひずみゲージ
等を構成できる。
(3) Since microfabrication technology represented by photoetching technology can be used, ultra-small strain gauges, etc. can be constructed.

(4) 製造方法が容易なので、安価なひずみゲージ
を製作できる。
(4) Since the manufacturing method is easy, inexpensive strain gauges can be manufactured.

(5) ゲージ率が大きく、かつ直線性が良いので出
力用増幅器や補正用回路の構成が容易になる。
(5) Since the gauge factor is large and the linearity is good, it is easy to configure the output amplifier and correction circuit.

(6) 同一絶縁基板上に縦効果、横効果および斜め
効果測定用抵抗素子を構成でき、しかも各効果
におけるゲージ率が異なるので、被ひずみ測定
物体のひずみの大きさおよびひずみ方向を高精
度に検出するひずみゲージを構成できる。
(6) Resistance elements for measuring longitudinal, transverse, and diagonal effects can be configured on the same insulating substrate, and since the gauge factors for each effect are different, the magnitude and direction of strain in the strain-measured object can be determined with high precision. Strain gauges for detection can be configured.

(7) 温度特性がよいので、比較的高温度用ひずみ
ゲージを構成できる。
(7) Because of its good temperature characteristics, it can be used as a strain gauge for relatively high temperatures.

以上述べたように、本発明によるひずみゲージ
は従来のものよりも幾多の利点を有している。
As mentioned above, the strain gauge according to the present invention has many advantages over conventional ones.

【図面の簡単な説明】[Brief explanation of drawings]

第1図はp形アモルフアスシリコン半導体薄膜
のピエゾ抵抗効果特性を示す図、第2図はn形ア
モルフアスシリコン半導体薄膜のピエゾ抵抗効果
特性を示す図、第3図はアモルフアスシリコン半
導体薄膜のひずみ方向に対するゲージ率の変化を
示す図、第4図及び第5図は本発明によるひずみ
ゲージの一実施例を示す図で、第4図は平面図、
第5図aは第4図の線X−X′での断面図を示す
図、第5図bは保護膜を設けた例を示す断面図、
第6図、第7図はひずみゲージの他の実施例を示
す図で第6図は平面図、第7図は第6図の線X−
X′における断面図を示す図、第8図はひずみゲ
ージの他の実施例を示す図、第9図はひずみゲー
ジの他の実施例を示す図、第10図はグロー放電
法に係る装置例を示す図である。 図中、1,11,21,31,45は絶縁性基
板、2,12,22A,22B,32はアモルフ
アス半導体薄膜抵抗体、3,3′,13,13′,
23A,23′A,23B,23′B,33,3
3′は電極対、4は保護膜、5,5′,15,1
5′,25A,25′A,25B,25′B,35,
35′はリード線対、6,16,27,37はひ
ずみゲージ、26A,26B,36A,36B,
36Cは各ひずみ測定用抵抗、39は陽極(アノ
ード)、40は陰極(カソード)をそれぞれ示す。
Figure 1 shows the piezoresistance effect characteristics of a p-type amorphous silicon semiconductor thin film, Figure 2 shows the piezoresistance effect characteristics of an n-type amorphous silicon semiconductor thin film, and Figure 3 shows the piezoresistance effect characteristics of an amorphous silicon semiconductor thin film. FIGS. 4 and 5 are diagrams showing changes in gauge factor with respect to the strain direction, and FIGS. 4 and 5 are diagrams showing an embodiment of the strain gauge according to the present invention. FIG. 4 is a plan view;
FIG. 5a is a cross-sectional view taken along line X-X' in FIG. 4, and FIG. 5b is a cross-sectional view showing an example in which a protective film is provided.
Figures 6 and 7 are diagrams showing other embodiments of the strain gauge, with Figure 6 being a plan view and Figure 7 being the line X-- in Figure 6.
A diagram showing a cross-sectional view at X', FIG. 8 is a diagram showing another embodiment of the strain gauge, FIG. 9 is a diagram showing another embodiment of the strain gauge, and FIG. 10 is an example of a device related to the glow discharge method. FIG. In the figure, 1, 11, 21, 31, 45 are insulating substrates, 2, 12, 22A, 22B, 32 are amorphous semiconductor thin film resistors, 3, 3', 13, 13',
23A, 23'A, 23B, 23'B, 33, 3
3' is an electrode pair, 4 is a protective film, 5, 5', 15, 1
5', 25A, 25'A, 25B, 25'B, 35,
35' is a lead wire pair, 6, 16, 27, 37 are strain gauges, 26A, 26B, 36A, 36B,
36C represents each strain measurement resistor, 39 represents an anode, and 40 represents a cathode.

Claims (1)

【特許請求の範囲】 1 絶縁性基板上に設けられた薄膜状の抵抗体と
該抵抗体に電流を導くための一対の電極とを備え
たひずみゲージにおいて、 前記抵抗体を構成する物質が、グロー放電法に
より形成されたアモルフアスシリコン半導体であ
ることを特徴とするひずみゲージ。 2 絶縁性基板21と;該基板上に設けられ、U
字形状をもつアモルフアスシリコン半導体で成る
第1の薄膜22Aと;該基板上に該第1の薄膜と
異なる向きをもつU字形状のアモルフアスシリコ
ン半導体で成る第2の薄膜22Bと;該第1およ
び第2の薄膜にそれぞれ電流を導入するためにそ
れぞれ備えれらた電極対23A,23′A,23
B,23′Bと;前記各電極対に接して設けられ
たそれぞれのリード線対25A,25′A,25
B,25′Bとから成るひずみゲージ。
[Scope of Claims] 1. A strain gauge comprising a thin film resistor provided on an insulating substrate and a pair of electrodes for guiding current to the resistor, wherein the material constituting the resistor is A strain gauge characterized by being an amorphous silicon semiconductor formed by a glow discharge method. 2 an insulating substrate 21; provided on the substrate;
a first thin film 22A made of amorphous silicon semiconductor having a shape of a letter; a second thin film 22B made of amorphous silicon semiconductor having a U-shape and having a different orientation from the first thin film on the substrate; electrode pairs 23A, 23'A, 23 provided for introducing current into the first and second thin films, respectively;
B, 23'B; respective lead wire pairs 25A, 25'A, 25 provided in contact with each of the electrode pairs;
A strain gauge consisting of B and 25'B.
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