JPS6392956U - - Google Patents

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JPS6392956U
JPS6392956U JP18961186U JP18961186U JPS6392956U JP S6392956 U JPS6392956 U JP S6392956U JP 18961186 U JP18961186 U JP 18961186U JP 18961186 U JP18961186 U JP 18961186U JP S6392956 U JPS6392956 U JP S6392956U
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JP
Japan
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data
parity
circuit
transfer
control signal
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JP18961186U
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  • Detection And Correction Of Errors (AREA)

Description

【図面の簡単な説明】
第1図は本考案の一実施例を示すブロツク図、
第2図は従来のパリテイビツト転送制御回路の一
例を示すブロツク図である。 1,1a……システムボード、2,2a……シ
ステムバス、11……内部回路、12……パリテ
イ回路、13……パリテイ送受信制御回路、14
……データ転送制御回路、15……制御信号転送
制御回路、16……パリテイ送受信回路、21…
…制御信号転送バス、22……データ転送バス、
23……パリテイビツト転送バス。

Claims (1)

    【実用新案登録請求の範囲】
  1. データ転送情報を含む制御信号を転送する制御
    信号転送バスと複数のデータをそれぞれ転送する
    複数のデータ転送バスとを備えなシステムバスと
    、内部回路からの各データ及び制御信号からパリ
    テイビツトを生成して出力し送られて来た各デー
    タ,パリテイビツト及び制御信号をもとにパリテ
    イ検査を行いその結果を前記内部回路へ伝達する
    パリテイ回路と、このパリテイ回路からのパリテ
    イビツトを前記内部回路からの制御信号によりデ
    ータ転送が行なわれていない前記データ転送バス
    に送出し前記送られて来た制御信号により前記デ
    ータ転送バスから前記送られて来たパリテイビツ
    トを受信して前記パリテイ回路へ伝達するパリテ
    イ送受信制御回路と前記内部回路からの各データ
    を前記各データ転送バスへそれぞれ送出し前記送
    られて来た各データを前記各データ転送バスから
    それぞれ受信して前記内部回路及びパリテイ回路
    へ伝達する複数のデータ転送制御回路と前記内部
    回路からの制御信号を前記制御信号転送バスへ送
    出し前記送られて来た制御信号を前記制御信号転
    送バスから受信して前記内部回路へ伝達する制御
    信号転送制御回路とをそれぞれ備えた複数のシス
    テムボードとを有することを特徴とするパリテイ
    ビツト転送制御回路。
JP18961186U 1986-12-08 1986-12-08 Pending JPS6392956U (ja)

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JP18961186U JPS6392956U (ja) 1986-12-08 1986-12-08

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JP18961186U JPS6392956U (ja) 1986-12-08 1986-12-08

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JPS6392956U true JPS6392956U (ja) 1988-06-15

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JP18961186U Pending JPS6392956U (ja) 1986-12-08 1986-12-08

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