JPS6386063A - 共有メモリの制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的］ （産業上の利用分野〕 本発明は、１つの共有メモリに対して個々のマイクロプ
ロセサが非同期にアクセスすることが可能な共有メモリ
の制御装置に関する。

（従来の技＃１） 従来、共有メモリの制御装置としては、例えば第２図の
ようなものがある。この第２図に示す装置は、共有メモ
リに受信用、送信用に用途を分けた２ｆｌ！］のＦＩＦ
Ｏ（ファースト−イン、ファースト−アウト）メモリ１
１．１２を設け、第１、第２のマイクロプロセサ１３．
１４間のデータの送受信を行うものである。データの送
受信において、第１のＦＩＦＯメモリ１１には、第１の
マイクロプロセサ１３からの送信データが双方向データ
パスコ５および入力データバス１６を経由して書き込ま
れ、この書き込まれたデータは第２のマイクロプロセサ
１４によって受信データとして出力データバス１７およ
び双方向データパスコ８を経由して読み出される。また
第２のＦＩＦＯメモリ１２には、第２のマイクロプロセ
サ１４からの送信データが双方向データバス１８および
入力データパスコ９を経由して書き込まれ、この書き込
まれたデータは第１のマイクロプロセサ１３によって受
信データとして出力データバス２０および双方向データ
バス１５を経由して読み出される。

なお、２１．２２はデータ入力レディ回路で、このデー
タ入力レディ回路２１．２２はＦＩＦＯメモリ内にデー
タが閤き込めるか否か、すなわちＦＩＦＯメモリ内のデ
ータが全て読み出されて空になっているか否かを調べ、
レディ信号を出力することによってデータの害き込み又
は書き込み待楯を行なっている。また２３．２４は書き
込みタイミング信号、２５．２６はマイクロプロセサに
対する割込信号として使用されるデータ出力レディ信号
である。

第３図、第４図は、第２図に示したマイクロプロセサに
よるデータの送受信の動作手順を示す図であり、第３図
はマイクロプロセサがＦＩＦＯメモリにデータを田き込
む場合、第４図はＦＩＦＯメモリのデータを読み出す場
合である。なお第１第２のマイクロプロセサ１３．１４
は、それぞれのＦＩＦＯメモリ１３．１４に対し同一の
動作手順によりデータの送受信を行なうものなので、こ
こでは第１のマイクロプロセサ１３の場合について動作
手順の説明をする。

第３図において、第１のマイクロプロセサ１３が第１の
ＦＩＦＯメモリ１１にデータを書き込む場合、まずマイ
クロプロセサ１３は、ステップ１０１でデータ入力レデ
ィ回路２１により、ＦＩＦＯメモリ１１のデータ入力レ
ディを調べる。

そしてステップ１０２でＦＩＦＯメモリ１１内に既にデ
ータが満杯に書き込まれているときには、レディ回路２
１の信号がノットレディとなってステップ１０１に戻り
、上記信号がレディになるまでデータの尉き込みを待つ
。ここでデータ入力レディ回路２１の信号がレディにな
ると、ステップ１０３に進みマイクロプロセサ１３は書
き込みタイミング信号２３を出力して双方向バス１５か
ら送信データをＦＩＦＯメモリに書き込み、データの書
き込みが完了すると動作を終了する。

また第４図において第１のマイクロプロセサ１３が第２
のＦＩＦＯメモリ１２に書き込まれたデータを受信する
場合、まずＦＩＦＯメモリ１２は、ステップ１１１でデ
ータ出力レディ信号２６を出力してマイクロプロセサ１
３に対してデータ受信の割込を行う。なおこのデータ出
力レディ信号２６は、複数の受信データがある場合には
全てのデータがマイクロプロセサ１３に読みとられるま
でアクティブ（割込信号を発生した状態）となっている
ように制御されている。次にマイクロプロセサ１３は、
データ受信にＪ込を受付けると、受信タイミング信号２
８を双方向バスを介してＦＩＦＯメモリ１２に出力し、
受信データを読み込む（ステップ１１２）。そしてデー
タの読み込みが終了した＠点でマイクロプロセサ１３は
、データ出力レディ信号がアクティブかどうか判断しく
ステップ１１３）、上記信号がまだアクティブの状態な
らばステップ１１２に戻り再び受信データの読み込みを
繰返す。また受信データの読み込みが完了してデータ出
力レディ信＠２８が出力されないときには、マイクロプ
ロセサ１３は動作を終了する。

上記ＦＩＦＯメモリは、データの有無、書き込みエリア
の有無お・よびデータの占き込み個数等の管理を全て行
っており、マイクロプロセサは、データ数を認識するこ
とができず、またデータ数を操作して数を意図的に変え
ること等もできなかった。またこのような従来の装置で
は、ＦＩＦＯメモリ内に爾き込まれたデータを全て読み
出してしまわない限り上記メモリに再びデータを書き込
むことができないこと、またプロセサの処理としては通
常■０命令を用いて、データの読み出し、書き込みが行
われること等の理由により、ブＯセサ間のデータの送受
信を高速に行えなかった。

（発明が解決しようとする問題点） このように、従来の装置においては、上記理由により制
御回路間のデータの送受信が高速に行えないという問題
点があった。

そこで本発明は、制御回路間のデータの送受信を高速に
行うことができる共有メモリの制御１１装Ｕを提供する
ことを目的とする。

〔発明の構成〕

（問題点を解決するための手段） 、Ｅ％１？−夕を記憶する記憶手段と、この記は手段に
対するアドレス情報信号を出力して、このアドレス情、
報に対応する領域のデータを読み出す第１および第２の
制御回路と、前記第１の制御回路からアドレス情報信号
が出力されたことに基づき、前記第２の制御回路からの
アドレス情報信号が前記記憶手段に入力されるのを所定
期間、禁止する制御手段とを具備することを特徴とする
。

（作用） 本発明の共有メモリの制御装置によれば、メモリを第１
、第２の制御回路が非同期にアクセスでき、これにより
、第１、第２の１ｌｉｌＪ　６０回路間のデータの送受
信を高速に行うことができる。

（実施例） 第１図は本発明の制御Ｉ装置の一実施例を示すものであ
る。第１図に示す実施例の装置は、送信用、受信用のメ
モリを共有にし、凡用のマイクロプロセサからなるメイ
ンプロセサ３１またはサブプロセサ３２のアクセスに対
応してタイミング回路３３からの各タイミング信号によ
ってメインプロセサ３１とサブプロセサ３２間のデータ
の送受信を行うように構成される。すなわち第１図にお
いて、メインプロセサ３１のアクセスによってメモリ回
路３０にデータを読み書きする場合、まずメインプロセ
サ３１は、メモリ回路３０内のアクセスしたいエリアを
示す情報を双方向データバス３４を経由してラッチ回路
３５に出力する。このラッチ回路３５のラッチタイミン
グ信号は、メインプロセサ３１からアドレスバス３６を
経由して出力される１０アドレスをデコード回路３７で
デコードして作成する。デコード回路３７がらのラッチ
タイミング信号によりラッチ回路３５は、アクセスエリ
アを示す情報をラッチし、該情報をタイミング回路３３
に出力する。

タイミング回路３３は、ラッチ回路３５からメモリ回路
３０内のアクセスエリアを示す情報を入力すると、アド
レスセレクト信＠３３１をセレクト回路３８に入力する
。これによりセリ９１〜回路３８は、メインプロセサ３
１からアドレスバス３６を経由して出力されたアドレス
信号およびコントロールバス３９を経由して出力された
コントロール信号を取り込み、メモリ回路３０に出力さ
せる。またタイミング回路は、同時にバッファイネーブ
ル信号３３２を出力して双方向スリーステートバッファ
回路４０をアクティブにさせ、メモリ回路３０とメイン
プロセサ３１の間でのデータの授受を可能にさせる。さ
らにタイミング回路３３は、ウェイト信号３３３をサブ
プロセサ３２に出力してサブプロセサ３２のバスオペレ
ーションを待機させるとともに、もう一つのバッフ１イ
ネーブル信号３３４を出力して双方向スリーステートバ
ッファ回路４１をインアクティブにさせ、メモリ回路３
０とサブプロセサ３２の双方向データバス４２との接続
を切り離している。

このような状態でサブプロセサ３２がメモリ回路３０の
あるブロックをアクセスすべくアドレス信号およびコン
トロール信号をそれぞれアドレスバス４３およびコント
ロールバス４４に出力してメモリ回路３０とサブプロセ
サ３２の間でデータの授受を行おうとしても、ウェイト
信号３３３がアクティブのためサブプロセサのバスオペ
レーションは、ウェイト信号３３３がインアクティブと
なるまで引き延ばされる。つまりウェイト信号３３３は
、本実施例の装置の割り込み優先順位を決めるためのも
のでメインプロセッサ３１のアクセスに対してのみアク
ティブになってサブプロセサ３２のバスオペレーション
を待機させている。

次にメインプロセサ３１がメモリアクセスを終了し、ラ
ッチ回路３５をクリヤすると、この時点でサブプロセサ
３２からメモリ回路にアクセスがない場合には制ｗＪ動
作は終了するが、上記したごとくサブプロセサ３２がメ
モリ回路をアクセスする場合には、セレクト回路３８は
タイミング回路３３から出力される各信号のうちのアド
レスセレクト信号３３１により、アドレスバス４３を経
由して出力されるアドレス信号およびコン１〜ロールバ
ス４４を経由して出力されるコントロール信号をメモリ
回路３０に出力させる。またバッファイネーブル信号３
３２は、双方向スリーステートバッファ４０をインアク
ティブにし、もう一方のバッファイネーブル信号３３４
は、インアクテップだった双方向スリーステートバッフ
ァ４１をアクティアにする。そしてタイミング回路３３
は、最後にウェイト信号３３３をインアクティブにして
サブプロセサ３２のバスオペレーションの待機ヲ解き、
メモリ回路３０とサブプロセサ３２の間でのデータライ
ト又はデータリードを可能にしている。

次にサブプロセサ３２が先にメモリ回路３０をアクセス
する場合について説明する。まずサブプロセサ３２は、
メモリ回路３０内のあるブロックをアクセスしようとす
ると、アドレス信号をデコード回路４５に出力する。デ
コード回路４５は、入力したアドレス信号をデコードし
、ブロック番号としてタイミング回路３３に出力する。

タイミング回路３３は、ブロック番号の情報を入力する
と、上述した如くアドレスセレクト信号３３１をセレク
ト回路３８に出力する。セレクト回路３８は、上記アド
レスセレクト信号を入力すると、サブプロセサ３２から
のアドレス信号およびコントロール信号をメモリ回路３
０に出力させる。またタイミング回路３３は、バッフ１
イネーブル信号３３４を出力して双方向スリーステート
バッフ１回路４１をアクティブにさせ、メモリ回路３０
とサブプロセサ３２の間でのデータライト又はデータリ
ードを可能にさせるとともに、バッファイネーブル信号
３３４を出力してもう一方の双方向スリーステートバッ
ファ回路４０をインアクティブにさせ、メモリ回路３０
とメインプロセサ３１との接続を切り離している。なお
ウェイト信号３３３は、メインプロセサ３１がメモリ回
路アクセスを行なっていないので、インアクティブとな
っている。

そしてサブプロセサ３２がメモリ回路３０にデータを読
み、書きさせる直前の状態で、メインプロセサ３１がメ
モリ回路をアクセスすべくラッチ回路３５にメモリブロ
ック番号の情報をラッチし、この情報をタイミング回路
３３に出力させると、サブプロセサ３２は、次の段階と
してメモリアクセスを行う場合と、待機状態になる場合
がある。

サブプロセサ３２がメモリアクセスを行う場合とは、タ
イミング回路３３からのウェイト信号３３３がサブプロ
セサ３２のウェイト信号サンプルタイミング以後にアク
ティブになった場合で、この場合には、メモリ回路３０
とサブプロセサ３２の間でデータの授受が行なわれる。

ところでウェイト信号３３３は上記データの授受の間ア
クティブになっているので、サブプロセサ３２はメモリ
アクセスを完了し、次のウェイト信号サンプルタイミン
グのときに、待機状態になる。

またサブプロセサ３２が待機状態になる場合とは、タイ
ミング回路３３からのウェイト信号３３３がサブプロセ
サ３２のウェイト信号ザンブルタイミング以前にアクテ
ィブになった場合で、この場合には、サブプロセサ３２
はメモリ回路３．０とデータの授受を行うことなく待機
状態となり、メインプロセサ３１とメモリ回路３０との
間でデータの授受が行われることとなる。

したがって本発明の実施例では凡用のマイクロプロセサ
が有している制御信号を使用して共有メモリを非同期に
アクセスさせるので、構成がｔＩ′１粍でかつ安価とな
り、しかも既成のＦＩＦＯメモリと異なりデータ！理の
ためのカウンタ類も−の共有メモリに設けることができ
るため、データの一斉消却がカウンタのクリア操作のみ
で迅速に行える。またＦＩＦＯメモリが１０命令でデー
タのリード、ライトを行うのに比べ、本発明では通常の
メモリアクセスと同じオペレーションでデータのリード
、ライトが行なわれるため、アクセススピードを高速に
することができる。

〔発明の効果〕

以上説明したように、本発明は第１、第２の制御回路が
メモリを非同期にアクセスするので、上記第１、第２の
制御回路間のデータの送受信を高速に行うことができる
。

【図面の簡単な説明】

第１図は本発明の制御装置の一実施例を示す回路図、第
２図は本発明の従来例を示す回路図、第３図、第４図は
第２図に示した従来例のフローチャートである。 ３０・・・メモリ回路、３１．３２・・・マイクロプロ
セサ、３３・・・タイミング回路、３４．４２・・・双
方向データバス、３５・・・ラッチ回路、３６．４３・
・・アドレスバス、３７．４５・・・デコード回路、３
８・・・セレクト回路、３９．４４・・・コントロール
バス、４０．４１・・・双方向スリーステートバッファ
回路。 第２図 第３図 第４図

Claims (1)

【特許請求の範囲】
1. データを記憶する記憶手段と、この記憶手段に対するア
   ドレス情報信号を出力して、このアドレス情報に対応す
   る領域のデータを読み出す第１および第２の制御回路と
   、前記第１の制御回路からアドレス情報信号が出力され
   たことに基づき、前記第２の制御回路からのアドレス情
   報信号が前記記憶手段に入力されるのを所定期間、禁止
   する制御手段とを具備することを特徴とする共有メモリ
   の制御装置。