JPS637049A - Digital input synchronous circuit - Google Patents
Digital input synchronous circuitInfo
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- 230000001360 synchronised effect Effects 0.000 title claims description 10
- 230000007704 transition Effects 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 claims description 3
- 230000000630 rising effect Effects 0.000 abstract description 4
- 244000145845 chattering Species 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ディジタル機器におけるディジタル入力同
期回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a digital input synchronization circuit in digital equipment.
従来この種の回路として第8図に示すものがあった。図
において、(l)はディジタル入力信号、(2)はラッ
チ回路、+31はディジタル入力信号+1)をラッチ回
路(2)で同期させるだめのクロック信号、14)はデ
ィジタル入力信号fi+の同期出力信号である。A conventional circuit of this type is shown in FIG. In the figure, (l) is the digital input signal, (2) is the latch circuit, +31 is the clock signal for synchronizing the digital input signal +1) with the latch circuit (2), and 14) is the synchronous output signal of the digital input signal fi+. It is.
次に動作について説明する。Next, the operation will be explained.
上記回路では、ディジタル入力信号1)1のH9L L
/へ/L/カ、クロック信号(3)のLレベルカラHレ
ベルへの立上かりてラッチ回路(2)にラッチされ、ク
ロック信号(31に同期した信号として出力される。In the above circuit, H9L L of digital input signal 1)1
When the clock signal (3) rises from the L level to the H level, it is latched by the latch circuit (2) and output as a signal synchronized with the clock signal (31).
例えば、ディジタル入力信号数N−j1の場合の真理値
表は第4図のようである。For example, the truth table in the case where the number of digital input signals is N-j1 is as shown in FIG.
上記のような回路は、各ディジタル入力信号fi+の各
信号が独立して意味を持つ場合には、同期回路として有
効だが、上記ディジタル入力信号が、全体として意味を
持つ場合には、有効とけ言えない。The above circuit is effective as a synchronous circuit when each digital input signal fi+ has a meaning independently, but it is not effective when the digital input signal as a whole has a meaning. do not have.
特に、上記ディジタル入力信号Illが、スイッチ入力
やシステム外部からの入力信号で、各信号間に時間のば
らつきがある場合に問題となる。In particular, a problem arises when the digital input signal Ill is a switch input or an input signal from outside the system, and there is a time variation between each signal.
例えば第す図のように(DI 、 DO)のレベルによ
って(IJ、L)−状態1 、 (L、)()−状態2
、 (H,L)踵状IBs 、 (a、u)=状態4
とする時、入力側が状態lから状態櫨へ変化しても、出
力側は短時間での遷移はできないことがある。第5図f
blでは同時にCD鳥、Do)を変化させたと思ってい
ても、過渡的に状態1→状態8→状態4の遷移をしてい
る。For example, as shown in Figure 2, depending on the level of (DI, DO), (IJ, L) - state 1, (L,) () - state 2
, (H,L) heel-like IBs, (a,u)=state 4
In this case, even if the input side changes from state l to state H, the output side may not be able to make a transition in a short time. Figure 5 f
Even if you think that CD bird and Do) are changed at the same time in bl, there is a transient transition from state 1 to state 8 to state 4.
通常、この様な遷移を無効とするよう、信号が有効なタ
イミングを決めるストローブ信号を作ることが多いが、
ディジタル入力信号が、スイッチ入力やシステム外部か
らの場合には、必ずしもストローブ信号を作れない場合
がある。Normally, a strobe signal that determines when the signal is valid is often created to invalidate such transitions, but
If the digital input signal is from a switch input or from outside the system, it may not always be possible to create a strobe signal.
この発明は、上記のような問題点全解消するためになさ
れたもので、各信号間に時間のばらつきがあるディジタ
ル入力信号を同期化するととにより、不必要な遷移を無
くすことを目的としている。This invention was made to eliminate all of the above-mentioned problems, and aims to eliminate unnecessary transitions by synchronizing digital input signals that have time variations between each signal. .
この発明にかかるディジタル入力同期回路は、クロック
信号でディジタル入力信号をラッチし、−定期同以上同
じ状態がラッチされた場合に状態の遷移を行なうように
出力信号を出すように構成したものである。The digital input synchronization circuit according to the present invention is configured to latch a digital input signal using a clock signal, and output an output signal so as to perform a state transition when the same state is latched at -periodic intervals. .
この発明における比較回路は、ディジタル入力信号が一
定期間同じ状態かどうかを判断するように作用し、変化
しつつある状態の場合は、最終段のラッチ出力が前の状
態全出力し、変化が終了した時には変化終了後の状態を
出力するようにする。The comparison circuit in this invention acts to determine whether the digital input signal remains in the same state for a certain period of time, and if the state is changing, the latch output of the final stage outputs the entire previous state, and the change ends. When the change is completed, the state after the change is completed is output.
以下、この発明の一実施例を図について説明する。 An embodiment of the present invention will be described below with reference to the drawings.
第1図において、1)1はディジタル入力信号、(21
は第1のラッチ回路S tOはクロック信号、(6)け
上記第1のラッチ回路の出力を入力とし、クロック信号
(3)でラッチする第2のラッチ回路、17)は第1と
第2のラッチ回路の出力を比較する比較回路、(8)は
上記比較回路(7)の出力である一致信号、(9)はク
ロック信号と一致信号の論理積をとるAND回路、(1
0)はAND回路(9)の出力でラッチする第8のラッ
チ回路、(41はディジタル入力信号1))の同期出力
信号である。In Figure 1, 1) 1 is a digital input signal, (21
is the first latch circuit S tO is the clock signal, (6) is the second latch circuit which takes the output of the above first latch circuit as input and latches with the clock signal (3), and 17) is the first and second latch circuit. (8) is a coincidence signal output from the comparison circuit (7), (9) is an AND circuit that takes the logical product of the clock signal and the coincidence signal, (1)
0) is the synchronous output signal of the eighth latch circuit (41 is the digital input signal 1) which latches with the output of the AND circuit (9).
次に動作について説明する。動作を説明するために第2
図にディジタル入力信号数N−8の場合で、第5図fb
lと同様なタイミングで入力が入った場合のタイミング
チャート’2示す。Next, the operation will be explained. Second to explain the operation
The figure shows the case where the number of digital input signals is N-8.
Timing chart '2' shows a case where an input is input at the same timing as '1'.
iずクロック信号(3)の立上がりで、ディジタル入力
信号+1)が第1のラッチ回[i +21にラッチされ
、出力AO、AIとなる。また、上記クロック信号+3
1の次の立上がりで、第2のラッチ回路(6)にラッチ
され出力BO、Blとなる。比較回路(7)には、上記
出力AO、AIとBO,Blが入力しており、両入力が
一致すればHレベル全出力し、不一致になるとLレベル
を出力する。従って、ディジタル入力信号が変化の途中
であれば、−致信号(8)はLレベになっている。第8
のラッチ回路(lO)は、上記−致信号(8)と上記ク
ロック信号+81のAND回路(9)の出力をクロック
信号としているので、ディジタル入力信号の変化途中で
は、第8のラッチ回路の出力は更新されず、変化が終了
した後のクロック信号(31の立上がりで始めて、第8
のラッチ回路の出力が更新される。At the rising edge of the clock signal (3), the digital input signal +1) is latched into the first latch circuit [i+21] and becomes the outputs AO and AI. In addition, the above clock signal +3
At the next rising edge of 1, it is latched by the second latch circuit (6) and becomes the output BO, Bl. The above outputs AO, AI and BO, Bl are input to the comparison circuit (7), and if both inputs match, it outputs the entire H level, and if they do not match, it outputs the L level. Therefore, if the digital input signal is in the process of changing, the -match signal (8) is at L level. 8th
The latch circuit (lO) uses the output of the AND circuit (9) of the above-mentioned - match signal (8) and the above-mentioned clock signal +81 as a clock signal, so that during the change of the digital input signal, the output of the eighth latch circuit is not updated, and the clock signal after the change has finished (starting with the rising edge of 31, the 8th
The output of the latch circuit is updated.
以上より、同期出力信号は状態l→状態4へ状M8を経
ることなく遷移することになる。From the above, the synchronous output signal transitions from state 1 to state 4 without passing through state M8.
上記実施例では、ディジタル入力信号の各信号間に最大
−周期以下の時間差であれば、途中の状態を至ることな
く、同時に状態変化させることが可能である。In the above embodiment, if the time difference between the digital input signals is less than or equal to the maximum period, it is possible to change the states simultaneously without reaching an intermediate state.
以上は、具体例の一つであり、ばらつきが1クロンクの
間である場合の同期化について説明したが、クロック周
波数を変えることで、同期化可能なディジタル入力信号
のばらつきを変えることができる。The above is one specific example, and description has been given of synchronization in the case where the variation is within one clock; however, by changing the clock frequency, the variation in digital input signals that can be synchronized can be changed.
またラッチ回路の段数を増やしたシ、シフトレジスタを
利用することで、ばらつきが大きい時でも同様の効果を
得ることができる。Furthermore, by increasing the number of latch circuit stages and using shift registers, the same effect can be obtained even when there are large variations.
以上のように、この発明VCよれば、クロック信号でデ
ィジタル入力信号企ラッチし、−定期間で同じ状態がラ
ッチされた場合に始めて状態の遷移を行なうように構成
しているので、スイッチ入力やシステム外部からの入力
信号のように入力信号間に時開のばらつきがある場合に
もイズ防止にも効果がある。As described above, according to the VC of the present invention, a digital input signal is latched using a clock signal, and the state transition is performed only when the same state is latched for a - period of time. This is also effective in preventing noise even when there are variations in time between input signals, such as input signals from outside the system.
第1図はこの発明の一実施例によるディジタル入力同期
回路図、第2図は上記実施例のタイミングチャートであ
る。
第8図は、従来の回路図、第4図は従来の回路の真理値
表、第す図はタイミングチャートである。
図において、1))はディジタル入力信号、+21は第
1のラッチ回路、(3)はクロック信号、(4)は同期
出力信号、(6)は第2のラッチ回路、(7)は比較回
路、(8)は−致回路、(9)はAND回路、(1o)
は第8のラッチ回路である。
なお各図中、同一符号は同一、又は相当部分を示す。FIG. 1 is a digital input synchronization circuit diagram according to an embodiment of the present invention, and FIG. 2 is a timing chart of the above embodiment. FIG. 8 is a conventional circuit diagram, FIG. 4 is a truth table of the conventional circuit, and FIG. 4 is a timing chart. In the figure, 1)) is the digital input signal, +21 is the first latch circuit, (3) is the clock signal, (4) is the synchronous output signal, (6) is the second latch circuit, and (7) is the comparison circuit. , (8) is a - matching circuit, (9) is an AND circuit, (1o)
is the eighth latch circuit. In each figure, the same reference numerals indicate the same or equivalent parts.
Claims (2)
入力信号をクロック信号でラッチ回路にラッチし、一定
期間以上同じ状態が続くことを確認する方法を備え、一
定期間以上同じ状態が続いた場合に、状態の遷移を許す
ことを特徴とするディジタル入力同期回路。(1) When multiple digital input signals with time variations between signals are latched into a latch circuit using a clock signal, and a method is provided to confirm that the same state continues for a certain period of time, and the same state continues for a certain period of time or more. A digital input synchronous circuit characterized by allowing state transition.
法として、連続するクロックパルス でディジタル入力信号をラッチし、ラッチされた信号が
一致すれば状態変化を許すことを特徴とする特許請求の
範囲第1項記載のディジタル入力同期回路。(2) As a method for confirming that the same state continues for a certain period of time or more, a digital input signal is latched with continuous clock pulses, and if the latched signals match, a change in state is allowed. A digital input synchronous circuit according to scope 1.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61151961A JPS637049A (en) | 1986-06-27 | 1986-06-27 | Digital input synchronous circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61151961A JPS637049A (en) | 1986-06-27 | 1986-06-27 | Digital input synchronous circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS637049A true JPS637049A (en) | 1988-01-12 |
Family
ID=15529996
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61151961A Pending JPS637049A (en) | 1986-06-27 | 1986-06-27 | Digital input synchronous circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS637049A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7353570B2 (en) | 2005-05-20 | 2008-04-08 | Ykk Corporation | Slide fastener chain |
-
1986
- 1986-06-27 JP JP61151961A patent/JPS637049A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7353570B2 (en) | 2005-05-20 | 2008-04-08 | Ykk Corporation | Slide fastener chain |
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