JPS6349260B2 - - Google Patents
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- JPS6349260B2 JPS6349260B2 JP57172119A JP17211982A JPS6349260B2 JP S6349260 B2 JPS6349260 B2 JP S6349260B2 JP 57172119 A JP57172119 A JP 57172119A JP 17211982 A JP17211982 A JP 17211982A JP S6349260 B2 JPS6349260 B2 JP S6349260B2
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、命令を高速処理する専用プロセツサ
とシステムを制御する汎用プロセツサで構成され
る情報処理システムに係り、特に専用プロセツサ
において汎用プロセツサに対する割込み要因が発
生したとき、専用プロセツサは、汎用プロセツサ
に割込みをかけ、しかる後に割込み要因の種別を
示す信号を送出するようになつたマルチプロセツ
サ方式に関するものである。Detailed Description of the Invention [Technical Field of the Invention] The present invention relates to an information processing system composed of a dedicated processor that processes instructions at high speed and a general-purpose processor that controls the system. This relates to a multiprocessor system in which, when an error occurs, the dedicated processor interrupts the general-purpose processor and then sends out a signal indicating the type of the interrupt factor.
第１図は従来のマルチプロセツサ方式の構成の
概要を示す図、第２図は割込み要因が発生した場
合のプロセツサにおける処理の概要を示す図であ
る。第１図において、１は専用プロセツサ、２は
汎用プロセツサ、３は主記憶装置、４は端末装
置、５はアドレス・バス、６はデータ・バス、７
はINT信号線を示す。
FIG. 1 is a diagram showing an overview of the configuration of a conventional multiprocessor system, and FIG. 2 is a diagram showing an overview of processing in a processor when an interrupt factor occurs. In FIG. 1, 1 is a dedicated processor, 2 is a general-purpose processor, 3 is a main memory, 4 is a terminal device, 5 is an address bus, 6 is a data bus, and 7 is a general-purpose processor.
indicates the INT signal line.
従来、第１図に示すように命令を高速処理する
専用プロセツサ１とシステムを制御する汎用プロ
セツサ２で構成される情報処理システムがある。
この汎用プロセツサ２は主記憶装置３からの
TLB（Translation Lookaside Buffer）索引や
割込み処理等を行い、命令専用プロセツサ１の高
速動作を可能にしている。したがつて第１図に示
すように、各種端末装置４は、汎用プロセツサ２
に接続され、汎用プロセツサ２によりアクセス、
制御される。専用プロセツサ１は、命令を取り出
し、独自に処理を行うが、限られた処理専用に用
いられる。したがつて、専用プロセツサ１独自で
処理不可能な状態になつたときは汎用プロセツサ
２に割込みを生じるようになつている。専用プロ
セツサ１と汎用プロセツサ２との間は、INT信
号線７やアドレス・バス５、データ・バス６で接
続されている。そして、専用プロセツサ１に割込
み要因が発生したときには、専用プロセツサ１か
らINT信号線７を用いて汎用プロセツサ２へ
INT信号が送出され、割込みがかけられる。こ
の時、専用プロセツサ１自身の状態が汎用プロセ
ツサ２にリード可能な定められた位置にセツトさ
れる。割込み要因に発生には次のような２点が考
えられる。即ち、専用プロセツサ１でDAT
（Dynamic Address Translation）機構に関する
ページの入れ替え、TLBフオルトなどが生じそ
の処理が行えないため汎用プロセツサ２に処理の
続行を依頼する場合、専用プロセツサ１内でパ
リテイ・エラー等の異常状態が発生した場合であ
る。これらの割込み要因が発生した場合には、そ
の状態を専用プロセツサ１内に持ち、専用プロセ
ツサ１は停止する。汎用プロセツサ２は、INT
信号を受付けた後、アドレス・バス５及びデー
タ・バス６を用いてその状態を読込み、上記か
かの区別を行い、夫々の処理を行う。 2. Description of the Related Art Conventionally, as shown in FIG. 1, there is an information processing system that is comprised of a dedicated processor 1 that processes instructions at high speed and a general-purpose processor 2 that controls the system.
This general-purpose processor 2 receives data from the main memory 3.
It performs TLB (Translation Lookaside Buffer) indexing, interrupt processing, etc., and enables high-speed operation of the instruction-dedicated processor 1. Therefore, as shown in FIG.
accessed by general-purpose processor 2,
controlled. The dedicated processor 1 takes out instructions and processes them independently, but is used exclusively for limited processing. Therefore, when the dedicated processor 1 becomes unable to perform processing on its own, an interrupt is generated to the general-purpose processor 2. The dedicated processor 1 and the general-purpose processor 2 are connected by an INT signal line 7, an address bus 5, and a data bus 6. When an interrupt factor occurs in the dedicated processor 1, an interrupt is sent from the dedicated processor 1 to the general-purpose processor 2 using the INT signal line 7.
An INT signal is sent and an interrupt is generated. At this time, the state of the dedicated processor 1 itself is set to a predetermined position where it can be read by the general purpose processor 2. The following two points can be considered for the occurrence of an interrupt factor. In other words, DAT with dedicated processor 1
(Dynamic Address Translation) When a page replacement related to the mechanism occurs, a TLB fault, etc. occurs and processing cannot be performed and the general-purpose processor 2 is requested to continue processing, or when an abnormal state such as a parity error occurs in the dedicated processor 1. It is. When these interrupt factors occur, the state is retained in the dedicated processor 1, and the dedicated processor 1 stops. General-purpose processor 2 is an INT
After receiving a signal, its status is read using the address bus 5 and data bus 6, the above-mentioned distinction is made, and each process is performed.
割込み要因が発生した場合の従来の処理を説明
するタイム・チヤートが第２図に示してある。従
来は、専用プロセツサ１に割込み要因が発生する
と、それが先に述べたの場合であつても、の
場合であつても、同じ割込みを汎用プロセツサ２
に通知する。この時には専用プロセツサ１におい
て、その状態のセツトを行つて停止する。他方、
汎用プロセツサ２では、先に述べたように割込み
判定ルーチンを動作させ、そして専用プロセツサ
１の状態をアドレス・バス５及びデータ・バス６
を用いて読込み、割込み要因がなのかなのか
の判断をして処理を行う必要があつた。このた
め、専用プロセツサ１が正常動作時で処理の続行
を依頼する割込みの場合、専用プロセツサ１の停
止時間が長くなり、割込みに対する処理時間が長
くなる。したがつて、このような従来の割込みの
処理方式では、不要な処理の時間が多くなり、処
理の効率化の妨げになつている。 A time chart illustrating conventional processing when an interrupt factor occurs is shown in FIG. Conventionally, when an interrupt factor occurs in the dedicated processor 1, the same interrupt is sent to the general-purpose processor 2, whether it is in the above-mentioned case or in the case of
Notify. At this time, the dedicated processor 1 sets the state and then stops. On the other hand,
The general-purpose processor 2 operates the interrupt determination routine as described above, and transmits the state of the dedicated processor 1 to the address bus 5 and data bus 6.
It was necessary to read it using , judge whether the interrupt was caused or not, and then process it. Therefore, in the case of an interrupt that requests continuation of processing when the dedicated processor 1 is operating normally, the dedicated processor 1 will stop for a long time, and the processing time for the interrupt will increase. Therefore, in such a conventional interrupt processing method, unnecessary processing time increases, which hinders the improvement of processing efficiency.
本発明は、上記の問題を解決するものであつ
て、高速処理が可能な専用プロセツサの割込み時
の停止時間の短縮を図り、処理効率の向上を図つ
たマルチプロセツサ方式を提供することを目的と
するものである。
SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and aims to provide a multiprocessor system that improves processing efficiency by shortening the interruption time of a dedicated processor capable of high-speed processing. That is.
そしてそのため本発明のマルチプロセツサ方式
は、
第１プロセツサ１と、
第２プロセツサ２と、
第１プロセツサ１から第２プロセツサ２に割込
み信号を送るための割込み信号線７と、
第１プロセツサ１から第２プロセツサ２に割込
み要因の種別を送るための種別信号線８と、
第２プロセツサ２によつて読取り可能なレジス
タ１７−１ないし１７−ｎと、
読取り可能なレジスタ１７−１ないし１７−ｎ
と第２プロセツサ２の間に設けられたバス５，６
とを具備し、
第１プロセツサ１は、第２プロセツサ２に処理
続行のための処理を依頼する場合もしくは異常状
態が生じた場合には、割込み信号線７を介して第
２プロセツサ２に割込みをかけ、割込みをかけた
ことを条件にして第１プロセツサ１の状態情報を
読取り可能なレジスタ１７−１ないし１７−ｎに
セツトする動作を開始し、読取り可能なレジスタ
１７−１ないし１７−ｎに状態情報がセツトされ
たことを条件として、割込み要因が処理続行のた
めの処理を依頼するものか異常状態が生じたもの
かを示す種別信号を種別信号線８を介して第２プ
ロセツサ２に送出するように構成され、
第２プロセツサ２は、第１プロセツサから割込
み信号線７を介して割込み信号が送られてきたと
き、割込み判定ルーチンを開始し、割込み処理が
可能になつたとき種別信号線上の種別信号の値を
認識するように構成されている
ことを特徴とするものである。
Therefore, the multiprocessor system of the present invention includes a first processor 1, a second processor 2, an interrupt signal line 7 for sending an interrupt signal from the first processor 1 to the second processor 2, and a first processor 1 to the second processor 2. A type signal line 8 for sending the type of interrupt factor to the second processor 2, registers 17-1 to 17-n readable by the second processor 2, and registers 17-1 to 17-n readable by the second processor 2.
and the second processor 2.
The first processor 1 sends an interrupt to the second processor 2 via the interrupt signal line 7 when requesting the second processor 2 to continue processing or when an abnormal state occurs. On the condition that the interrupt is issued, the state information of the first processor 1 is set in the readable registers 17-1 to 17-n. On condition that the status information is set, a type signal indicating whether the interrupt cause is a request for processing to continue processing or an abnormal condition is sent to the second processor 2 via the type signal line 8. When the second processor 2 receives an interrupt signal from the first processor via the interrupt signal line 7, it starts an interrupt determination routine, and when the interrupt processing becomes possible, the second processor 2 outputs an interrupt signal on the type signal line. The present invention is characterized in that it is configured to recognize the value of the type signal.
以下、本発明の実施例を図面を参照しつつ説明
する。
Embodiments of the present invention will be described below with reference to the drawings.
第３図は本発明のマルチプロセツサ方式の１実
施例を示す図、第４図は割込み要因が発生した場
合の本発明における専用プロセツサによる処理の
概要を示す図、第５図は本発明に用いられる
INT信号と種別信号の送出回路の１実施例を示
す図、第６図は本発明に用いられるステイタス・
セツト回路の１実施例を示す図である。図におい
て、１ないし７は第１図に対応するものであり、
８は種別信号線、９と１０はフリツプ・フロツ
プ、１１はオア・ゲート、１２はアンド・ゲート
１、１３はノア・ゲート、１４はインバータ、１
５−１ないし１５−ｎと１７−１ないし１７−ｎ
はレジスタ、１６−１ないし１６−ｎと１８はマ
ルチプレクサ、１９はデコーダを示す。 FIG. 3 is a diagram showing an embodiment of the multiprocessor system of the present invention, FIG. 4 is a diagram showing an overview of processing by the dedicated processor of the present invention when an interrupt factor occurs, and FIG. used
FIG. 6 is a diagram showing an embodiment of the INT signal and type signal sending circuit, and FIG.
FIG. 3 is a diagram showing one embodiment of a set circuit. In the figure, 1 to 7 correspond to FIG. 1,
8 is a type signal line, 9 and 10 are flip-flops, 11 is an OR gate, 12 is an AND gate 1, 13 is a NOR gate, 14 is an inverter, 1
5-1 to 15-n and 17-1 to 17-n
16-1 to 16-n and 18 are multiplexers, and 19 is a decoder.
本発明は、第３図に１実施例を示したように、
専用プロセツサ１と汎用プロセツサ２との間に新
たに種別信号線８を設けたものである。そして、
専用プロセツサ１に割込み要因が発生すると、直
ちに専用プロセツサ１からINT信号線７を用い
て汎用プロセツサ２にINT信号を送出すると共
に、汎用プロセツサ２にリード可能な定められた
位置に専用プロセツサ１の状態を設定してから割
込み要因の種別信号を種別信号線８を用いて汎用
プロセツサ２に通知し、そして停式するものであ
る。 The present invention, as shown in one embodiment in FIG.
A type signal line 8 is newly provided between the dedicated processor 1 and the general-purpose processor 2. and,
When an interrupt factor occurs in the dedicated processor 1, the dedicated processor 1 immediately sends an INT signal to the general-purpose processor 2 using the INT signal line 7, and changes the state of the dedicated processor 1 to a predetermined position where it can be read by the general-purpose processor 2. After setting, the type signal of the interrupt factor is notified to the general-purpose processor 2 using the type signal line 8, and then the processor is stopped.
割込み要因が発生した場合の専用プロセツサ１
による処理の概要を第４図を参照しつつ説明す
る。専用プロセツサ１にで割込み要因が発生す
ると、INT信号をINT信号線７を用いて汎用プ
ロセツサ２に送出し、割込みをかける。そして専
用プロセツサ１自身の状態のセツトなど所定の処
理を行い、で割込み要因が先に述べたである
かであるかを示す種別信号を種別信号線８を用
いて汎用プロセツサ２に通知し、停止する。他
方、汎用プロセツサ２では、専用プロセツサ１か
らINT信号が送られてくると割込み判定ルーチ
ンを通つた後、で種別信号線８からの信号をみ
て割込み処理を行う。例えば種別信号が論理
「１」である場合には、専用プロセツサ１がの
異常状態ではないので、専用プロセツサ１から依
頼された処理のみを行い、専用プロセツサ１を再
起動させる。しかし、種別信号が論理「０」であ
る場合には、専用プロセツサ１が異常状態である
ので異常処理を行う。このように第４図から明ら
かなように、専用プロセツサ１は、割込み要因が
発生すると、停止する点より前の点で概に割
込みをかけ、しかも汎用プロセツサ２も割込み判
定ルーチンを通つた後、種別信号による割込み要
因が先に述べたであるのかであるのかと認識
するので、正常動作時の専用プロセツサ１からの
依頼を効率的に処理することができ、高速処理が
可能な専用プロセツサ１を長時間停止させること
がなくなる。 Dedicated processor 1 when an interrupt factor occurs
An overview of the processing will be explained with reference to FIG. When an interrupt factor occurs in the dedicated processor 1, an INT signal is sent to the general-purpose processor 2 using the INT signal line 7, and an interrupt is generated. Then, it performs predetermined processing such as setting the state of the dedicated processor 1 itself, and then notifies the general-purpose processor 2 of a type signal indicating whether the interrupt factor is one of the above-mentioned types using the type signal line 8, and then stops. do. On the other hand, when the general-purpose processor 2 receives the INT signal from the special-purpose processor 1, it passes through an interrupt determination routine, and then performs interrupt processing based on the signal from the type signal line 8. For example, if the type signal is logic "1", the dedicated processor 1 is not in an abnormal state, so only the processing requested by the dedicated processor 1 is performed, and the dedicated processor 1 is restarted. However, if the type signal is logic "0", the dedicated processor 1 is in an abnormal state, and therefore abnormal processing is performed. As is clear from FIG. 4, when an interrupt factor occurs, the special-purpose processor 1 generally issues an interrupt at a point before the point where it stops, and the general-purpose processor 2 also passes through the interrupt determination routine. Since it recognizes whether the interrupt factor based on the type signal is the one mentioned above, requests from the dedicated processor 1 during normal operation can be efficiently processed, and the dedicated processor 1 capable of high-speed processing can be used. No need to stop for a long time.
次に本発明に用いられるINT信号と種別信号
の送出回路の１実施例を第５図を参照しつつ説明
する。第５図において、ノア・ゲート１３の入力
端子には専用プロセツサ１内のパリテイ・チエツ
ク回路やECC（Error Checking and
Correction）回路などからの各種エラー情報が供
給され、オア・ゲート１１の入力端子には、
TLBフオルト信号やプロテクシヨン信号など専
用プロセツサ１自身では処理不可能な状態を示す
信号、及びインバータ１４を通してノア・ゲート
１３の出力信号が供給される。又、フリツプ・フ
ロツプ１０の入力端子には、正常に各ステイタス
がセツトされたことを示すセツト終了信号が供給
される。フリツプ・フロツプ９の入力端子にはオ
ア・ゲート１１の出力端子が接続され、フリツ
プ・フロツプ９の出力端子はINT信号線７に接
続されると共に、ステイタスをセツトするレジス
タに接続されてステイタス・セツト信号として用
いられる。アンド・ゲート１２の入力端子にはフ
リツプ・フロツプ１０の出力端子とノア・ゲート
１３の出力端子が接続され、アンド・ゲート１２
の出力端子は種別信号線８に接続される。このよ
うな接続構成により、ノア・ゲート１３は、各種
エラー情報が論理「０」であれば論理「１」の信
号を出力する。したがつて、TLBフオルト信号
やプロテクシヨン信号が論理「１」になると、オ
ア・ゲート１１を通してフリツプ・フロツプ９の
入力端子が論理「１」になるから、フリツプ・フ
ロツプ９がセツトされ、INT信号線７の信号及
びステイタス・セツト信号が論理「１」になる。
ステイタスのセツト中にエラーがなく、全てのレ
ジスタが正常にセツトされると、セツト終了信号
が論理「１」にされる。この論理「１」のセツト
終了信号によつてフリツプ・フロツプ１０がセツ
トされ、アンド・ゲート１２の論理条件が成立す
るので、種別信号線８の信号が論理「１」にな
る。しかし、ステイタスのセツト中にエラーが生
じた場合、又は初めからエラーによりノア・ゲー
ト１３の出力が論理「０」の場合には、アンド・
ゲート１２の論理条件は成立しないので、種別信
号線８の信号は論理「０」になる。 Next, one embodiment of the INT signal and type signal sending circuit used in the present invention will be described with reference to FIG. In FIG. 5, the input terminal of the NOR gate 13 is connected to the parity check circuit in the dedicated processor 1 and the ECC (Error Checking and
Various error information is supplied from the OR gate 11 (Correction) circuit, etc., and the input terminal of the OR gate 11 is
Signals indicating conditions that cannot be processed by the dedicated processor 1 itself, such as TLB fault signals and protection signals, and the output signal of the NOR gate 13 are supplied through the inverter 14. Further, the input terminal of the flip-flop 10 is supplied with a set completion signal indicating that each status has been set normally. The output terminal of the OR gate 11 is connected to the input terminal of the flip-flop 9, and the output terminal of the flip-flop 9 is connected to the INT signal line 7 and also to the register for setting the status. Used as a signal. The output terminal of the flip-flop 10 and the output terminal of the NOR gate 13 are connected to the input terminal of the AND gate 12.
The output terminal of is connected to the type signal line 8. With such a connection configuration, the NOR gate 13 outputs a signal of logic "1" if the various error information is logic "0". Therefore, when the TLB fault signal or protection signal becomes logic "1", the input terminal of flip-flop 9 becomes logic "1" through OR gate 11, so flip-flop 9 is set and the INT signal The signal on line 7 and the status set signal go to logic "1".
If there is no error during the status setting and all registers are set normally, the set end signal is set to logic "1". The flip-flop 10 is set by this set end signal of logic "1", and the logic condition of the AND gate 12 is satisfied, so that the signal on the type signal line 8 becomes logic "1". However, if an error occurs while setting the status, or if the output of NOR gate 13 is a logic ``0'' due to an error from the beginning, the AND
Since the logic condition of gate 12 is not satisfied, the signal on type signal line 8 becomes logic "0".
ステイタスのセツト回路の１例を示したのが第
６図である。第６図において、ステイタス・セツ
ト信号によつて直接レジスタ１７−１ないし１７
−ｎ、マルチプレクサ１６−１ないし１６−ｎ等
が制御される。その結果、レジスタ１５−１ない
し１５−ｎにセツトされている各種ステイタス
は、ステイタス・セツト信号が論理「１」になる
と、汎用プロセツサ２からアドレス・バス５、デ
ータ・バス６によつてリード可能なレジスタ１７
−１ないし１７−ｎにセツトされる。全てのレジ
スタ１７−１ないし１７−ｎが正常にセツトされ
るとセツト終了信号が論理「１」にされる。又、
ステイタスのセツト中にエラーが発生した場合に
は、セツト終了信号は論理「１」にされない。 FIG. 6 shows an example of a status setting circuit. In FIG. 6, registers 17-1 to 17 are directly set by the status set signal.
-n, multiplexers 16-1 to 16-n, etc. are controlled. As a result, the various statuses set in registers 15-1 to 15-n can be read from general-purpose processor 2 via address bus 5 and data bus 6 when the status set signal becomes logic "1". register 17
-1 to 17-n. When all registers 17-1 to 17-n are set normally, the set completion signal is set to logic "1". or,
If an error occurs while setting the status, the set end signal will not be set to logic "1".
以上の説明から明らかなように、本発明によれ
ば、専用プロセツサは、割込み要因が発生した時
点で直ちに割込み要求信号を汎用プロセツサに送
出すると共に、その後割込み要因の種別を示す信
号を通知するようにし、一方、第２プロセツサは
割込み要求信号に応答して割込み判定ルーチンに
入るようにしているので、第１プロセツサにおい
て状態情報をリード可能レジスタへセツトする処
理や割込み要因の種別を示す種別信号を作成する
処理が行われている間に、第２プロセツサでの割
込み判定ルーチンの処理が行われることから、割
込み信号と種別信号を送出する方式に比べて第１
プロセツサの停止時間を大幅に短縮することが出
来る。また、第２プロセツサ側でも割込み要因種
別信号により依頼された処理を効率的に実行する
ことが可能となる。第２プロセツサの割込み判定
ルーチンは、割込み前に実行されていたプログラ
ムの退避処理や判定処理などを行う。
As is clear from the above description, according to the present invention, the dedicated processor immediately sends an interrupt request signal to the general-purpose processor when an interrupt factor occurs, and then notifies the general-purpose processor of a signal indicating the type of the interrupt factor. On the other hand, since the second processor enters the interrupt determination routine in response to the interrupt request signal, the first processor performs processing to set status information in a readable register and sends a type signal indicating the type of interrupt cause. Since the interrupt determination routine is processed in the second processor while the creation process is being performed, the first
Processor stop time can be significantly reduced. Furthermore, the second processor side can also efficiently execute the processing requested by the interrupt factor type signal. The interrupt determination routine of the second processor performs a saving process and a determination process for the program that was being executed before the interrupt.
第１図は従来のマルチプロセツサ方式の構成の
概要を示す図、第２図は割込み要因が発生した場
合のプロセツサにおける処理の概要を示す図、第
３図は本発明のマルチプロセツサ方式の１実施例
を示す図、第４図は割込み要因が発生した場合の
本発明における専用プロセツサによる処理の概要
を示す図、第５図は本発明に用いられるINT信
号と種別信号の送出回路の１実施例を示す図、第
６図は本発明に用いられるステイタス・セツト回
路の１実施例を示す図である。
１……専用プロセツサ、２……汎用プロセツ
サ、３……主記憶装置、４……端末装置、５……
アドレス・バス、６……データ・バス、７……
INT信号線、８……種別信号線、９と１０……
フリツプ・フロツプ、１１……オア・ゲート、１
２……アンド・ゲート、１３……ノア・ゲート、
１４……インバータ、１５−１ないし１５−ｎと
１７−１ないし１７−ｎ……レジスタ、１６−１
ないし１６−ｎと１８……マルチプレクサ、１９
……デコーダ。
Figure 1 is a diagram showing an overview of the configuration of a conventional multiprocessor system, Figure 2 is a diagram showing an overview of processing in a processor when an interrupt factor occurs, and Figure 3 is a diagram showing an overview of the configuration of a conventional multiprocessor system. FIG. 4 is a diagram showing an overview of processing by the dedicated processor according to the present invention when an interrupt factor occurs, and FIG. 5 is a diagram showing one embodiment of the INT signal and type signal sending circuit used in the present invention. FIG. 6 is a diagram showing an embodiment of the status set circuit used in the present invention. 1... Dedicated processor, 2... General purpose processor, 3... Main storage device, 4... Terminal device, 5...
Address bus, 6... Data bus, 7...
INT signal line, 8...Type signal line, 9 and 10...
Flip Flop, 11...Or Gate, 1
2...And Gate, 13...Noah Gate,
14...Inverter, 15-1 to 15-n and 17-1 to 17-n...Register, 16-1
or 16-n and 18...multiplexer, 19
……decoder.
Claims (1)
み信号を送るための割込み信号線７と、 第１プロセツサ１から第２プロセツサ２に割込
み要因の種別を送るための種別信号線８と、 第２プロセツサ２によつて読取り可能なレジス
タ１７−１ないし１７−ｎと、 読取り可能なレジスタ１７−１ないし１７−ｎ
と第２プロセツサ２の間に設けられたバス５，６
と を具備し、 第１プロセツサ１は、第２プロセツサ２に処理
続行のための処理を依頼する場合もしくは異常状
態が生じた場合には、割込み信号線７を介して第
２プロセツサ２に割込みをかけ、割込みをかけた
ことを条件にして第１プロセツサ１の状態情報を
読取り可能なレジスタ１７−１ないし１７−ｎに
セツトする動作を開始し、読取り可能なレジスタ
１７−１ないし１７−ｎに状態情報がセツトされ
たことを条件として、割込み要因が処理続行のた
めの処理を依頼するものか異常状態が生じたもの
かを示す種別信号を種別信号線８を介して第２プ
ロセツサ２に送出するように構成され 第２プロセツサ２は、第１プロセツサから割込
み信号線７を介して割込み信号が送られてきたと
き、割込み判定ルーチンを開始し、割込み処理が
可能になつたとき種別信号線上の種別信号の値を
認識するように構成されている ことを特徴とするマルチプロセツサ方式。[Claims] 1. A first processor 1, a second processor 2, an interrupt signal line 7 for sending an interrupt signal from the first processor 1 to the second processor 2, and a first processor 1 to the second processor 2. a type signal line 8 for sending the type of interrupt factor to the second processor 2; registers 17-1 to 17-n readable by the second processor 2; and registers 17-1 to 17-n readable by the second processor 2.
and the second processor 2.
The first processor 1 sends an interrupt to the second processor 2 via the interrupt signal line 7 when requesting the second processor 2 to continue processing or when an abnormal state occurs. On the condition that the interrupt is issued, the state information of the first processor 1 is set in the readable registers 17-1 to 17-n. On condition that the status information is set, a type signal indicating whether the interrupt cause is a request for processing to continue processing or an abnormal condition is sent to the second processor 2 via the type signal line 8. When the second processor 2 receives an interrupt signal from the first processor via the interrupt signal line 7, it starts an interrupt determination routine, and when interrupt processing becomes possible, A multiprocessor system characterized by being configured to recognize the value of a type signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17211982A JPS5960676A (en) | 1982-09-30 | 1982-09-30 | Multiprocessor system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17211982A JPS5960676A (en) | 1982-09-30 | 1982-09-30 | Multiprocessor system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5960676A JPS5960676A (en) | 1984-04-06 |
| JPS6349260B2 true JPS6349260B2 (en) | 1988-10-04 |
Family
ID=15935903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17211982A Granted JPS5960676A (en) | 1982-09-30 | 1982-09-30 | Multiprocessor system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5960676A (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0658659B2 (en) * | 1984-09-13 | 1994-08-03 | 富士通株式会社 | Interrupt control method between processors |
| US5109329A (en) * | 1987-02-06 | 1992-04-28 | At&T Bell Laboratories | Multiprocessing method and arrangement |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5816366A (en) * | 1981-07-23 | 1983-01-31 | Nippon Telegr & Teleph Corp <Ntt> | Inter-processor communication system |
-
1982
- 1982-09-30 JP JP17211982A patent/JPS5960676A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5816366A (en) * | 1981-07-23 | 1983-01-31 | Nippon Telegr & Teleph Corp <Ntt> | Inter-processor communication system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5960676A (en) | 1984-04-06 |
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