JPS6348916A - Correcting circuit for error of elemental value - Google Patents

Correcting circuit for error of elemental value

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JPS6348916A
JPS6348916A JP61192073A JP19207386A JPS6348916A JP S6348916 A JPS6348916 A JP S6348916A JP 61192073 A JP61192073 A JP 61192073A JP 19207386 A JP19207386 A JP 19207386A JP S6348916 A JPS6348916 A JP S6348916A
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修 小林
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Abstract

PURPOSE:To attain high speed correction by providing an up-down counter between a comparator and a D/A converter constituting a conventional error correction circuit, detecting a voltage generated due to the element error by the comparator, causing a correction value to the counter and inputting the result to the converter. CONSTITUTION:A register of a conventional error correction circuit comprising a comparator, a multiplication D/A converter and a sequential comparison type register placed in between is replaced into an up-down counter 4. Then a switch SZ is opened to bring a potential at a connecting point N1 to 0V, switches SW1, SW2 are used to apply a reference voltage VR to main capacitors C1, C2 to be corrected and auxiliary capacitors CS1, CS2, which are charged up. Then the output is inputted to the comparator 2 and compared with the reference voltage VR, the result is supplied to the up-down counter 4 receiving a clock signal, a generated error signal is fed to the converter 1 to correct the error of the capacitors.

Description

【発明の詳細な説明】 〔概要〕 本発明は、素子値誤差補正回路に於いて、複数の素子の
間に在る素子値誤差に起因して発生する電圧をコンパレ
ータで検出し、その検出結果をアップ・ダウン・カウン
タに入力してカウント・アップ或いはカウント・ダウン
を行って素子補正値を発生させ、その素子補正値を乗算
型ディジタル・アナログ変換器に入力して素子の値を選
択することに依り、素子補正値を高速で発生させること
を可能とした。
[Detailed Description of the Invention] [Summary] The present invention detects a voltage generated due to an element value error existing between a plurality of elements with a comparator in an element value error correction circuit, and calculates the detection result. is input into an up/down counter to count up or down to generate an element correction value, and the element correction value is input to a multiplication type digital-to-analog converter to select the element value. This makes it possible to generate element correction values at high speed.

〔産業上の利用分野〕[Industrial application field]

本発明は、複数の素子値間に高い相対精度が必要とされ
る素子に於ける素子値誤差を補正する回路に関する。
The present invention relates to a circuit that corrects element value errors in elements that require high relative accuracy between a plurality of element values.

〔従来の技術〕[Conventional technology]

例えばA/D或いはD/A変換器に於いては、それ等の
変換を行うのに複数のキャパシタ或いは抵抗などの素子
が不可欠であり、しかも、その複数のキャパシタに於け
る値、複数の抵抗に於ける値はそれぞれ高い相対精度が
必要とされる・即ち、例えばキャパシタに於いては、各
容量値が全く同一であるか、或いは、高い精度で一定の
差を存していることが必要であり、また、抵抗に於いて
は、各抵抗値が前記キャパシタの場合と同様な関係にあ
ることが必要となる。
For example, in an A/D or D/A converter, elements such as multiple capacitors or resistors are essential to perform the conversion, and the values of the multiple capacitors and the multiple resistors are indispensable. Each value in the capacitor requires high relative accuracy. For example, in the case of a capacitor, each capacitance value must be exactly the same or have a certain difference with high accuracy. In addition, the resistance values of the resistors must have the same relationship as in the case of the capacitor.

然しなから、通常の場合、そのままで高い相対精度をも
ったキャパシタ或いは抵抗を得ることは困難であるから
、素子値の誤差を補正する回路を用いることで実質的に
相対精度を高めるようにしている。
However, in normal cases, it is difficult to obtain a capacitor or resistor with high relative accuracy as is, so a circuit that corrects errors in element values is used to substantially improve relative accuracy. There is.

第3図は素子値誤差補正回路の原理を説明する為の要部
ブロック図である。
FIG. 3 is a block diagram of essential parts for explaining the principle of the element value error correction circuit.

図に於いて、1及び2は高い相対精度を必要とされてい
る素子、3は素子値比較回路、4は制御回路、5及び6
は素子値調整回路をそれぞれ示している。
In the figure, 1 and 2 are elements that require high relative accuracy, 3 is an element value comparison circuit, 4 is a control circuit, and 5 and 6
indicate element value adjustment circuits, respectively.

この素子値誤差補正回路に於ける主要な動作について説
明する。
The main operations in this element value error correction circuit will be explained.

素子値比較回路3は素子1及び2の値を比較して、その
比較結果を制御回路4に送出する。向、実際には、(素
子1の値+調整値)と(素子2の値+調整値)を比較し
、その比較結果は制御回路4に送られる。
The element value comparison circuit 3 compares the values of elements 1 and 2 and sends the comparison result to the control circuit 4. Actually, (value of element 1 + adjustment value) and (value of element 2 + adjustment value) are compared, and the comparison result is sent to the control circuit 4.

制御回路4は前記比較結果に基づいて素子値調整回路5
及び6に調整を行うように制?Ill指令を送る。
The control circuit 4 controls the element value adjustment circuit 5 based on the comparison result.
and 6 to make adjustments? Send Ill command.

素子値調整回路5及び6は素子1及び2に容量値の増減
或いは抵抗値の増減などを行う。
The element value adjustment circuits 5 and 6 increase or decrease the capacitance value or the resistance value of the elements 1 and 2.

以上の動作は、素子値の誤差が完全に補正されるまで繰
り返される。
The above operations are repeated until errors in element values are completely corrected.

さて、従来、このような+1を正をする為の具体的な方
法として逐次比較法及び積分法の二つが知られている。
Now, conventionally, there are two known specific methods for making +1 positive: a successive approximation method and an integral method.

第4図は逐次比較法を実施する容量値誤差補正回路を説
明する為の要部回路説明図を表している。
FIG. 4 is an explanatory diagram of a main part circuit for explaining a capacitance value error correction circuit that implements the successive approximation method.

図に於いて、C1及びC2は容量値を合わせるべき主キ
ャパシタ、C31及びC52は容量値を合わせる為に用
いる補助キャパシタ、sz、swl、SW2はスイッチ
、R及びGはスイ・ノチの(要点、1はディジタル・ア
ナログ(digitalto  analog:D/A
)変換器、2はコンパレータ、3は逐次比較型レジスタ
(s u c c essive  approxim
ation  regisLor:5AR)、Nlは接
続点、VRは基準電圧をそれぞれ示している。
In the figure, C1 and C2 are main capacitors whose capacitance values should be matched, C31 and C52 are auxiliary capacitors used to match their capacitance values, sz, swl, and SW2 are switches, and R and G are Sui Nochi's (main points) 1 is digital to analog (D/A)
) converter, 2 is a comparator, 3 is a successive approximation register (successive approxim
tion regisLor: 5AR), Nl indicates a connection point, and VR indicates a reference voltage.

この回路に於いては、主キャパシタC1及びC2と補助
キャパシタC3Iそれぞれの容量値は固定であるが、補
助キャパシタC32はD/A変換器1の作用に依り、見
掛は上の容量値が増減されるようになっている。
In this circuit, the capacitance values of main capacitors C1 and C2 and auxiliary capacitor C3I are fixed, but the capacitance value of auxiliary capacitor C32 appears to increase or decrease due to the action of D/A converter 1. It is now possible to do so.

次に、この回路に依って容量値誤差補正を行う場合につ
いて説明する。
Next, a case will be described in which capacitance value error correction is performed using this circuit.

先ず1、スイッチSZを閉成し、接続点Nlの電位を0
〔■〕とし、また、スイッチSWIは接点Rが、また、
スイッチSW2は接点Gがそれぞれ閉成されるように作
動させる。これに依り、主キャパシタCI及び補助キャ
パシタC31には基準電圧VRが印加されて電荷が蓄積
され、そして、主キャパシタC2は接地される。
First, close the switch SZ and set the potential of the connection point Nl to 0.
[■], and the contact R of the switch SWI is also
The switch SW2 is operated so that the contacts G are respectively closed. As a result, the reference voltage VR is applied to the main capacitor CI and the auxiliary capacitor C31 to accumulate charges, and the main capacitor C2 is grounded.

次いで、スイッチSZを開放し、スイッチSW1は接点
Gが、スイッチSW2は接点Rがそれぞれ閉成されるよ
うに作動させる。
Next, the switch SZ is opened, and the switch SW1 is operated so that the contact G is closed, and the switch SW2 is operated so that the contact R is closed.

この場合、 CL +C31=C2+C32 であれば、接続点N1の電位は変動することなく0〔■
〕を維持している筈であるが、 CI +C31≠C2+C32 であれば、接続点N1には次の式で表される電圧VAが
発生する。
In this case, if CL +C31=C2+C32, the potential at the connection point N1 remains 0 [■
], but if CI +C31≠C2+C32, a voltage VA expressed by the following equation is generated at the connection point N1.

次いで、この電圧VAを次なるコンパレーク2に入力し
て基準電位と比較し、その結果をS A R3に入力す
る。面、SARは逐次比較型A/D変lA器に多用され
ている。
Next, this voltage VA is input to the next comparator 2 and compared with a reference potential, and the result is input to S A R3. Surface and SAR are often used in successive approximation type A/D transformers.

次いで、5AR3の出力でD/A変換器1を制?III
 L、電圧VAが0〔■〕になるように逐次比較法で補
正量を決定し、補助キャパシタC32に印加する電圧の
如何に依り、その見掛は上の容量値を増減するものであ
る。
Next, the output of 5AR3 controls D/A converter 1? III
The correction amount is determined by the successive approximation method so that L and voltage VA become 0 [■], and the apparent capacitance value increases or decreases depending on the voltage applied to the auxiliary capacitor C32.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

一般に、電子機器に於いて、電源を投入した場合、暫時
、温度上昇が持続する。そのような場合には、必ず素子
値の変動が発生するので、前記のような素子値誤差の補
正を行う必要がある。
Generally, when an electronic device is turned on, the temperature continues to rise for a while. In such a case, since variations in element values always occur, it is necessary to correct the element value errors as described above.

然しなから、そのような素子値誤差補正は、電子機器に
於ける通常の動作を阻害しないように、即ち、その動作
の合間を縫って行われなければならない。
However, such element value error correction must be performed in a manner that does not interfere with the normal operation of the electronic device, that is, in between its operations.

第4図に関して説明した従来例に於いては、外部から素
子値誤差補正の指令を与え、その素子値は逐次比較法を
用いて補正されるものである為、その手間が大変であっ
て、かなりの時間を必要とする。例えば、D/A変換器
1がnビットであると、nサイクル、即ち、0回の手続
きを採って補正量が決定される。従って、前記のように
、電子機器に於ける通常の動作の合間に素子値誤差補正
を行うなどは不可能に近いことになる。
In the conventional example explained with reference to FIG. 4, a command for element value error correction is given from the outside, and the element value is corrected using the successive approximation method, which requires a lot of effort. It requires a considerable amount of time. For example, if the D/A converter 1 has n bits, the correction amount is determined using n cycles, that is, 0 procedures. Therefore, as mentioned above, it is almost impossible to perform element value error correction during normal operations in electronic equipment.

本発明は、A/D或いはD/A変換器など、複数のキャ
パシタ或いは抵抗などの素子がそれぞれ高い相対精度を
有することが必要とされる電子機器に用いられ、それ等
の素子値間に在る誤差を高速で補正し、必要な相対精度
を得ることを可能とした素子値誤差補正回路を提供する
The present invention is used in electronic equipment, such as A/D or D/A converters, in which multiple elements such as capacitors or resistors are required to have high relative accuracy, and the difference between the values of these elements is To provide an element value error correction circuit that can correct errors at high speed and obtain necessary relative accuracy.

C問題点を解決するための手段〕 本発明に依る素子値誤差補正回路に於いては、相対的な
素子値誤差が補正されるべき複数の素子(例えば主キャ
パシタC1及びC2)と、該素子に付加されて素子値誤
差を補正する為の補助素子(例えば補助キャパシタC3
1及びC52)と、前記複数の素子に於ける素子値誤差
に起因して発生する電圧を検出するコンパレータ(例え
ばコンパレータ2)と、該コンパレータからの入力に基
づいてカウントアンプ或いはカウントダウンを行うアッ
プ・ダウン・カウンタ(例えばアップ・ダウン・カウン
タ4)と、該アップ・ダウン・カウンタからの入力に基
づいて前記補助素子の等価的な値を調節する乗算型ディ
ジクル・アナログ変換器(例えばD/A変換器1)とを
備えてなる構成になっている。
Means for Solving Problem C] In the element value error correction circuit according to the present invention, a plurality of elements (for example, main capacitors C1 and C2) whose relative element value errors are to be corrected, and the elements An auxiliary element (for example, an auxiliary capacitor C3) is added to the
1 and C52), a comparator (for example, comparator 2) that detects the voltage generated due to element value errors in the plurality of elements, and an up/down amplifier that performs a count amplifier or countdown based on the input from the comparator. a down counter (e.g. up-down counter 4) and a multiplying digital-to-analog converter (e.g. D/A converter) which adjusts the equivalent value of said auxiliary element based on the input from said up-down counter; 1).

〔作用〕[Effect]

前記手段を採ることに依って、A / D 1li1’
いはD/A変換器など、複数のキャパシタ或いは抵抗な
どの素子がそれぞれ高い相対精度を有することが必要と
される電子機器に於いて、それ等の素子値間に在る誤差
をアップ・ダウン・カウンタを用いる、所謂、追従比較
法にて高速で補正することができ、その結果、電子機器
の主動作の合間を縫って補正動作を行う、所謂、サイク
ル・スチールと呼ばれる素子値誤差補正が可能になる。
By taking the above measures, A/D 1li1'
In electronic devices such as D/A converters or D/A converters, where elements such as multiple capacitors or resistors are required to have high relative accuracy, it is possible to increase or decrease errors between the values of these elements. - High-speed correction is possible using the so-called follow-up comparison method that uses a counter, and as a result, element value error correction called cycle stealing, in which correction operations are performed in between the main operations of electronic equipment, is possible. It becomes possible.

〔実施例〕〔Example〕

第1図は本発明一実施例の要部回路説明図を表し、第4
図に於いて用いた記号と同記号は同部分を示すか或いは
同じ意味を持つものとする。
FIG. 1 shows an explanatory diagram of the main part circuit of one embodiment of the present invention, and the fourth
Symbols used in the drawings indicate the same parts or have the same meaning.

図に於いて、4はアップ・ダウン・カウンタ、CLKは
クロック信号、U/Dはアップ・ダウン信号をそれぞれ
示している。
In the figure, 4 represents an up/down counter, CLK represents a clock signal, and U/D represents an up/down signal.

第2図は第1図に見られる実施例の動作を説明する為の
タイミング・チャートを表し、第1図に於いて用いた記
号と同記号は同部分を示すか或いは同じ意味を持つもの
とする。尚、ここでは、容量値の誤差補正について解説
するが、勿論、これに限定されることなく、例えば、抵
抗についても同様に実施することができる。尚、本発明
に於けるD/A変換器1は乗算型であることが必要であ
る。
FIG. 2 shows a timing chart for explaining the operation of the embodiment shown in FIG. 1, and symbols used in FIG. 1 indicate the same parts or have the same meaning. do. Note that although error correction of capacitance values will be explained here, the present invention is of course not limited to this, and can be similarly implemented for, for example, resistors. Note that the D/A converter 1 in the present invention needs to be of a multiplication type.

次に、第1図に見られる実施例の動作ムごついて第2図
を参照しつつ説明する。
Next, the operation of the embodiment shown in FIG. 1 will be explained with reference to FIG. 2.

先ず、スイッチSZを閉成し、接続点N1の電位を0〔
■〕とし、また、スイッチSW、1は接点Rが、また、
スイッチSW2は接点Gがそれぞれ閉成されるように作
動させる。これに依り、主キャパシタC1及び補助キャ
パシタC81には基準電圧VRが印加されて電荷が蓄積
され、そして、主キャパシタC2は接地される。
First, switch SZ is closed and the potential at connection point N1 is set to 0 [
■], and switch SW, 1 has contact R, and
The switch SW2 is operated so that the contacts G are respectively closed. As a result, the reference voltage VR is applied to the main capacitor C1 and the auxiliary capacitor C81, charges are accumulated, and the main capacitor C2 is grounded.

次いで、スイッチSZを開放し、スイッチSW1は接点
Gが、スイッチSW2は接点Rがそれぞれ閉成されるよ
うに作動させる。
Next, the switch SZ is opened, and the switch SW1 is operated so that the contact G is closed, and the switch SW2 is operated so that the contact R is closed.

このようにすると、接続点Nlには、C1+CSl≠C
2十〇S 2に起因する電位差が現れる。
In this way, at the connection point Nl, C1+CSl≠C
A potential difference due to 200 S 2 appears.

その電位差はコンパレータ2で基準電位と比較され、そ
の結果はアップ・ダウン・カウンタ4に人力される。
The potential difference is compared with a reference potential by a comparator 2, and the result is input to an up/down counter 4.

従って、アップ・ダウン・カウンタ4に於いては、カウ
ントアツプ或いはカウントダウンが行われる。
Therefore, the up/down counter 4 performs counting up or down.

アップ・ダウン・カウンタ4にはクロック信号CLKが
入力されていて、その出力でD/A変換器1を制御する
ようになっている。
A clock signal CLK is input to the up/down counter 4, and the D/A converter 1 is controlled by its output.

今、C2+C32>C2+C32であったとすると、接
続点N1には十電圧が発生し、それに依り、コンパレー
タ2はアップ・ダウン・カウンタ4にカウント・ダウン
の指令を与える。
Now, assuming that C2+C32>C2+C32, ten voltages are generated at the connection point N1, and accordingly, the comparator 2 gives a count-down command to the up/down counter 4.

そこで、アップ・ダウン・カウンタ4の出力コードは値
として小さくなり、その出力が加えられたD/A変tA
f31の分圧比も小さくなる。
Therefore, the output code of the up/down counter 4 becomes smaller as a value, and the output code is added to the D/A variable tA.
The partial pressure ratio of f31 also becomes smaller.

D/A変換器1は、補助キャパシタC52に対して、見
掛は一ヒの容量値が小さくなるような制御を加える。即
ち、補助キャパシタC32に於いて、接続点N1とは反
対側の端子の電位を押し上げるようにする。
The D/A converter 1 applies control to the auxiliary capacitor C52 so that the apparent capacitance value becomes smaller. That is, in the auxiliary capacitor C32, the potential at the terminal opposite to the connection point N1 is raised.

このような動作をさせると、接続点N1に於ける電位は
略0 (V)に低下する。好ましくは、接続点N1の電
位が略0 (V)となって、アップ・ダウン・カウンタ
4がアンプとダウンの間を小刻みに行きつ戻りつするよ
うな状態となるようにすると良い。
When such an operation is performed, the potential at the connection point N1 drops to approximately 0 (V). Preferably, the potential at the connection point N1 is approximately 0 (V), so that the up/down counter 4 moves back and forth between the amplifier and down in small steps.

前記したように、電子機器の電源投入時には、温度変化
に依る素子値の変動が起こり、その変動は比較的緩慢で
且つ長く持続するので、そのような場合の素子値誤差の
補正には、本発明のような追従比較型が極めて有利であ
る。
As mentioned above, when an electronic device is powered on, element values fluctuate due to temperature changes, and these fluctuations are relatively slow and last for a long time. A follow-up comparison type as in the invention is extremely advantageous.

尚、前記実施例に於いては、補助キャパシタC32が1
個であり、その見掛は上の容量値を変化させるようにし
ているが、容量値を異にする複数の補助キャパシタを多
数設置して、それ等を必要に応じて選択するようにして
も良い。
In the above embodiment, the auxiliary capacitor C32 is 1
The apparent capacitance value above is changed, but it is also possible to install a large number of auxiliary capacitors with different capacitance values and select them as necessary. good.

〔発明の効果〕〔Effect of the invention〕

本発明に依る素子値誤差補正回路に於いては、複数の素
子の間に在る素子値誤差に起因して発生する電圧をコン
パレータで検出し、その検出結果をアップ・ダウン・カ
ウンタに入力してカウント・アンプ或いはカウント・ダ
ウンを行って素子補正値を発生させ、その素子補正値を
乗算型ディジタル・アナログ変換器に入力して素子の値
を選択するようにしている。
In the element value error correction circuit according to the present invention, a comparator detects a voltage generated due to an element value error existing between a plurality of elements, and the detection result is input to an up/down counter. A count amplifier or a countdown is performed to generate an element correction value, and the element correction value is input to a multiplication type digital-to-analog converter to select an element value.

前記構成を採ることに依って、A/D或いはD/A変換
器など、複数のキャパシタ或いは抵抗などの素子がそれ
ぞれ高い相対精度を有することが必要とされる電子機器
に於いて、それ等の素子値間に在る誤差をアップ・ダウ
ン・カウンタを用いる、所謂、追従比較法にて高速で補
正することができ、その結果、電子機器の主動作の合間
を縫って補正動作を行う、所謂、サイクル・スチールと
呼ばれる素子値誤差補正が可能になる。
By employing the above configuration, electronic equipment such as A/D or D/A converters in which multiple elements such as capacitors or resistors are required to have high relative accuracy, can be used. Errors between element values can be corrected at high speed using the so-called follow-up comparison method that uses an up/down counter.As a result, the so-called correction operation is performed in between the main operations of electronic equipment. , element value error correction called cycle stealing becomes possible.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明一実施例の要部回路説明図、第2図は第
1図に見られる実施例の動作を説明する為のタイミング
・チャート、第3図は素子値誤差補正回路の原理を説明
する為の要部ブロック図、第4図は従来例の要部回路説
明図をそれぞれ表している。 図に於いて、CI及びC2は容量値を合わせるべき主キ
ャパシタ、C3I及びC32は容量値を合わせる為に用
いる補助キャパシタ、sz、swl、SW2はスイッチ
、R及びGはスイッチの接点、1はD/A変換器、2は
コンパレータ、3はSAR,4はアップ・ダウン・カウ
ンタ、N1は接続点、VRは基準電圧をそれぞれ示して
いる。 特許出願人   富士通株式会社 代理人弁理士  相 谷 昭 司 代理人弁理士  i  邊 弘 − 手続ネ市iEで( 昭和62年7月20日 特許庁長官 小 川 邦 夫 殿          
 1(特許庁審査官         殿)l 事件の
表示 昭和61年特許願第192073号2 発明の名
称 素子値誤差補正回路 3 補正をする者 事件との関係 特許出願人 住 所  神奈川県用崎市中原区上小田中1015番地
名称(522)冨士通株式会社 代表者 山木卓眞 4代理人 住 所  東京都港区虎ノ門−丁目20番7号(1) 
 特許請求の範囲の記載を別紙の通り補正する。 (2)明細書第18行乃至第20行の記載を、−ンタか
らの出力に基づいて前記補助素子に印加する電圧を変え
て素子値の等価的な値を調節するディジタル・アナログ
変換器(例えばD/A変換器1)とを備えてなる構成」
、 と補正する。 (3)第1図及び第4図を別紙の第1図及び第4回と差
し換える。 「相対的な素子値誤差が補正されるべき複数の素子と、 該素子に付加されて素子値誤差を補正する為の補助素子
と、 前記複数の素子に於ける素子値誤差に起因して発生する
電圧を検出するコンパレータと、該コンパレータからの
入力に基づいてカウントアツプ或いはカウントダウンを
行うアップ・ダウン・カウンタと、 該アップ・ダウン・カウンタからの進方に基づいて前記
補助素子に印加する電圧を・えて素 値−の−等価的な
値を調節するディジタル・アナログ変換器と を0iffえてなることを特徴とする素子値誤差補正回
路。」
Fig. 1 is an explanatory diagram of the main circuit of an embodiment of the present invention, Fig. 2 is a timing chart for explaining the operation of the embodiment shown in Fig. 1, and Fig. 3 is the principle of the element value error correction circuit. FIG. 4 shows an explanatory diagram of the main part of the circuit of the conventional example. In the figure, CI and C2 are main capacitors whose capacitance values should be matched, C3I and C32 are auxiliary capacitors used to match their capacitance values, sz, swl, and SW2 are switches, R and G are switch contacts, and 1 is D /A converter, 2 is a comparator, 3 is SAR, 4 is an up/down counter, N1 is a connection point, and VR is a reference voltage. Patent Applicant: Fujitsu Ltd. Representative Patent Attorney Akira Aitani Representative Patent Attorney Hiroshi Bebe - Procedures at IE (July 20, 1986 Kunio Ogawa, Commissioner of the Japan Patent Office)
1 (To the Patent Office Examiner) l Indication of the case Patent Application No. 192073 of 1985 2 Title of the invention Element value error correction circuit 3 Relationship with the person making the correction Case Patent applicant address Nakahara-ku, Yozaki City, Kanagawa Prefecture 1015 Kamiodanaka Name (522) Fujitsu Co., Ltd. Representative Takuma Yamaki 4 Agent Address 20-7 Toranomon-chome, Minato-ku, Tokyo (1)
The statement of the claims shall be amended as shown in the attached sheet. (2) The description in lines 18 to 20 of the specification is changed to a digital-to-analog converter (which adjusts the equivalent value of the element value by changing the voltage applied to the auxiliary element based on the output from the converter). For example, a configuration comprising a D/A converter 1).
, and correct it. (3) Replace Figures 1 and 4 with Figures 1 and 4 of the attached sheet. ``a plurality of elements whose relative element value errors are to be corrected, an auxiliary element added to the elements to correct the element value errors, and an element value error caused by the element value errors in the plurality of elements a comparator that detects the voltage to be applied to the auxiliary element, an up/down counter that counts up or down based on the input from the comparator, and a voltage that is applied to the auxiliary element based on the progress from the up/down counter.・An element value error correction circuit characterized in that a digital-to-analog converter for adjusting an equivalent value of a prime value is set to 0iff.

Claims (1)

【特許請求の範囲】 相対的な素子値誤差が補正されるべき複数の素子と、 該素子に付加されて素子値誤差を補正する為の補助素子
と、 前記複数の素子に於ける素子値誤差に起因して発生する
電圧を検出するコンパレータと、 該コンパレータからの入力に基づいてカウントアップ或
いはカウントダウンを行うアップ・ダウン・カウンタと
、 該アップ・ダウン・カウンタからの入力に基づいて前記
補助素子の等価的な値を調節する乗算型ディジタル・ア
ナログ変換器と を備えてなることを特徴とする素子値誤差捕正回路。
[Claims] A plurality of elements whose relative element value errors are to be corrected, an auxiliary element added to the elements to correct the element value errors, and an element value error in the plurality of elements. a comparator that detects the voltage generated due to the voltage; an up/down counter that counts up or down based on the input from the comparator; and an up/down counter that counts up or down based on the input from the up/down counter; 1. An element value error correction circuit comprising: a multiplier type digital-to-analog converter for adjusting an equivalent value.
JP61192073A 1986-08-09 1986-08-19 Correcting circuit for error of elemental value Granted JPS6348916A (en)

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