JPS6345075Y2 - - Google Patents
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- JPS6345075Y2 JPS6345075Y2 JP1982122515U JP12251582U JPS6345075Y2 JP S6345075 Y2 JPS6345075 Y2 JP S6345075Y2 JP 1982122515 U JP1982122515 U JP 1982122515U JP 12251582 U JP12251582 U JP 12251582U JP S6345075 Y2 JPS6345075 Y2 JP S6345075Y2
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- frequency
- output
- standby state
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- 238000000605 extraction Methods 0.000 description 1
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- Channel Selection Circuits, Automatic Tuning Circuits (AREA)
- Circuits Of Receivers In General (AREA)
Description
【考案の詳細な説明】
(イ) 技術分野
本考案は、プリセツト機能を有するPLL受信
機の表示装置に関する。[Detailed Description of the Invention] (a) Technical Field The present invention relates to a display device for a PLL receiver having a preset function.
(ロ) 背景技術
一般に、プリセツト機能を有するPLL受信機
においては、第1図に示すように、受信周波数を
デイジタル(数値)表示するための周波数表示器
1の他に、プリセツトメモリが書き込み待機状態
にあることを表示する表示素子2が設けられてお
り、この表示素子2はプリセツトメモリを書き込
み待機状態にセツトするためのメモリセツトスイ
ツチ3の押圧に応答して点灯する。そして、通
常、プリセツトスイツチ4のいずれか1個を押圧
して、受信周波数に対応する情報を所望のチヤン
ネルのプリセツトメモリに書き込むことにより消
灯する。(B) Background Art In general, in a PLL receiver having a preset function, as shown in Fig. 1, in addition to a frequency display 1 for digitally (numerical) display of the reception frequency, a preset memory is used for writing and waiting. A display element 2 is provided to indicate the status of the preset memory, and this display element 2 lights up in response to the depression of a memory set switch 3 for setting the preset memory in a write standby state. Then, normally, the light is turned off by pressing any one of the preset switches 4 and writing information corresponding to the received frequency into the preset memory of the desired channel.
ところが、第1図のように、受信周波数を表示
するのにデイジタル(数値)表示器を用いるので
はなく、一列に並べられた複数の表示素子より成
る周波数表示器を用いてドツト表示又はバー表示
を行なう場合は、プリセツトメモリが書き込み待
機状態にあることを表示する表示素子の形状が通
常点状又は棒状であつて、周波数表示器の表示素
子の形状と似ているため、従来の如く、この表示
素子を待機状態で点灯させるだけでは見にくく、
待機状態であることの確認がしにくい。又、従来
のように、周波数表示器とは別に待機状態を示す
表示素子を設けることは不経済である。 However, as shown in Figure 1, instead of using a digital (numerical) display to display the received frequency, a frequency display consisting of a plurality of display elements arranged in a row is used to display a dot or bar display. When performing this, the shape of the display element that indicates that the preset memory is in the write standby state is usually dot-shaped or bar-shaped, and is similar to the shape of the display element of a frequency display, so it is not necessary to If you just turn on this display element in standby mode, it will be difficult to see.
It is difficult to confirm that the device is on standby. Further, it is uneconomical to provide a display element indicating the standby state separately from the frequency display as in the conventional case.
(ハ) 考案の目的
本考案は、プリセツトメモリが書き込み待機状
態であることを表示する表示素子を周波数表示器
の表示素子で兼用することにより、素子数の削減
及びコストの低下を計ると共に、この表示素子を
書き込み待機状態で点滅させることにより、プリ
セツトメモリが書き込み待機状態にあることを、
よりはつきりと使用者に認識させることを目的と
するものである。(C) Purpose of the invention The present invention aims to reduce the number of elements and cost by using the display element of the frequency display as the display element that indicates that the preset memory is in a write standby state, and By blinking this display element in the write standby state, it is possible to indicate that the preset memory is in the write standby state.
The purpose is to make the user more clearly aware of this.
(ニ) 実施例
第2図は、本考案の実施例を示す要部ブロツク
図であり、5は局部発振器(図示せず)の出力を
分周するためPLL受信機で一般的に用いられる
プログラマブルデイバイダ、6はプログラマブル
デイバイダ5に分周数データを設定するための選
局カウンタ、7はプログラマブルデイバイダ5に
設定される分周数データをデコードする表示用デ
コーダ、8は一列に並べられたn個の液晶表示素
子より構成され受信周波数を表示する周波数表示
器、9は表示用デコーダ7の出力に応じて周波数
表示器8の対応する液晶表示素子を駆動する表示
駆動回路、又は、10はプリセツトメモリを書き
込み待機状態にセツトするためのメモリセツトス
イツチ、11はインバータ12とDフリツプフロ
ツプ13及び14とANDゲート15より成る切
り出し回路、16は所定の周期のブランキングパ
ルスφ2とタイマー時間T0を与えるタイミングパ
ルスφ3を発生するタイミングパルス発生回路、
17及び18は各々RSフリツプフロツプ及び
NANDゲート、19は一端に表示用デコーダの
出力を各々入力し、他端にNANDゲート18の
出力G2を入力し、出力が表示駆動回路9に入力
される禁止ゲートとしてのANDゲートである。(D) Embodiment FIG. 2 is a block diagram of main parts showing an embodiment of the present invention, and 5 is a programmable circuit commonly used in PLL receivers to divide the output of a local oscillator (not shown). A divider, 6 is a channel selection counter for setting frequency division number data to the programmable divider 5, 7 is a display decoder for decoding the frequency division number data set to the programmable divider 5, and 8 is arranged in a line. 9 is a display drive circuit that drives the corresponding liquid crystal display element of the frequency display 8 in accordance with the output of the display decoder 7, or 10 11 is an extraction circuit consisting of an inverter 12, D flip-flops 13 and 14, and an AND gate 15; 16 is a blanking pulse φ 2 of a predetermined cycle and a timer time. a timing pulse generation circuit that generates a timing pulse φ 3 that gives T 0 ;
17 and 18 are RS flip-flop and
The NAND gate 19 is an AND gate serving as an inhibit gate, which inputs the outputs of the display decoders at one end, inputs the output G2 of the NAND gate 18 at the other end, and inputs the output to the display drive circuit 9.
次に、本実施例の動作を第3図のタイミングチ
ヤートを参照しながら説明する。 Next, the operation of this embodiment will be explained with reference to the timing chart of FIG.
そこで、先ず、メモリセツトスイツチ10が押
圧されていないときは、SRフリツプフロツプ1
7のQ出力が「L」レベルになつているので、
NANDゲート18の出力G2は「H」レベルであ
る。従つて、このときは、表示用デコーダ7の出
力は、禁止ゲートとしてのANDゲート19で阻
止されることなく表示駆動回路9に入力されるの
で、周波数表示器8では表示用デコーダ7の出力
に応じて対応する液晶表示素子が点灯し、受信周
波数の表示が行なわれる。 Therefore, first, when the memory set switch 10 is not pressed, the SR flip-flop 1
Since the Q output of 7 is at "L" level,
The output G2 of the NAND gate 18 is at "H" level. Therefore, at this time, the output of the display decoder 7 is input to the display drive circuit 9 without being blocked by the AND gate 19 as a prohibition gate, so that the output of the display decoder 7 is input to the frequency display 8. In response, the corresponding liquid crystal display element lights up to display the reception frequency.
そこで、例えば、n個の表示素子のうちm番目
の表示素子が点灯していたときに、メモリセツト
スイツチ10が第3図ロの如く押圧されたとする
と、ANDゲート15の出力G1は、基準クロツク
φ1(第3図イに同期してDフリツプフロツプ13
及び14の各々のQ1出力及び2出力が共に「H」
レベルの期間のみ、第3図ハのように「H」レベ
ルとなる。このため、RSフリツプフロツプ17
がセツトされ、そのQ出力が第3図ニの如く
「H」レベルとなり、プリセツトメモリに印加さ
れるため、プリセツトメモリは書き込み待機状態
となる。これと同時に、ANDゲート15の出力
G1は、タイミングパルス発生回路16を一旦リ
セツトし、このリセツトはすぐ解除されるので、
ブランキングパルスφ2が第3図ホの如く所定の
周期で発生し始める。NANDゲート18にはこ
のブランキングパルスφ2とRSフリツプフロツプ
17の「H」レベルQ出力が入力されるので、こ
の出力G2は第3図ヘに示すように、ブランキン
グパルスφ2の反転信号となり、「H」レベルと
「L」レベルを交互に繰り返す。そして、この出
力G2が禁止ゲートとしてのANDゲート19に印
加されるので、表示用デコーダ7の出力はこの
ANDゲート19で断続的に遮断される。この結
果、周波数表示器8で点灯していたm番目の表示
素子は点滅することとなる。そして、プリセツト
スイツチのいずれか1個を押圧して、受信周波数
に対応する情報を所望のチヤンネルのプリセツト
メモリに書き込むと、信号Pが発生し、ORゲー
ト20を介してRSフリツプフロツプ17をリセ
ツトするので、そのQ出力は「L」レベルに反転
する。このため、書き込み待機状態が解除される
と共に、NANDゲート19の出力G2は「H」レ
ベルとなるので、表示用デコーダ7の出力は
ANDゲート19で阻止されなくなり、m番目の
表示素子は点滅をやめ、再び点灯する。又、プリ
セツトメモリへの書き込みが行なわれなかつたと
きは、信号Pが発生しないが、所定のタイマー時
間T0の経過後、タイミングパルスφ3が「H」レ
ベルとなりRSフリツプフロツプ17をリセツト
するので、前述と同様、書き込み待機状態が解除
され、m番目の表示素子の点滅は停止する。 Therefore, for example, if the memory set switch 10 is pressed as shown in FIG . Clock φ 1 (D flip-flop 13 in synchronization with Fig. 3 A)
and 14 Q 1 and 2 outputs are both “H”
Only during the level period, the level becomes "H" as shown in FIG. 3C. For this reason, the RS flip-flop 17
is set, and its Q output goes to the "H" level as shown in FIG. 3D and is applied to the preset memory, so that the preset memory enters a write standby state. At the same time, the output of AND gate 15
G1 temporarily resets the timing pulse generation circuit 16, and this reset is canceled immediately, so
A blanking pulse φ 2 begins to be generated at a predetermined period as shown in FIG. 3(e). Since this blanking pulse φ 2 and the “H” level Q output of the RS flip-flop 17 are input to the NAND gate 18, this output G 2 is an inverted signal of the blanking pulse φ 2 as shown in FIG. The "H" level and "L" level are alternately repeated. Since this output G2 is applied to the AND gate 19 as a prohibition gate, the output of the display decoder 7 is this
It is intermittently blocked by AND gate 19. As a result, the m-th display element that was lit on the frequency display 8 will blink. Then, when one of the preset switches is pressed to write information corresponding to the received frequency into the preset memory of the desired channel, a signal P is generated, which resets the RS flip-flop 17 via the OR gate 20. Therefore, the Q output is inverted to "L" level. Therefore, the write standby state is released and the output G 2 of the NAND gate 19 becomes "H" level, so the output of the display decoder 7 is
It is no longer blocked by the AND gate 19, and the mth display element stops blinking and lights up again. Furthermore, when writing to the preset memory is not performed, the signal P is not generated, but after the predetermined timer time T0 has elapsed, the timing pulse φ3 goes to the "H" level and resets the RS flip-flop 17. , as described above, the write standby state is released and the m-th display element stops blinking.
以上のように、メモリセツトスイツチ10の押
圧によりプリセツトメモリが書き込み待機状態と
なると、その状態の間、周波数表示器8の表示素
子が点滅する。 As described above, when the preset memory enters the write standby state by pressing the memory set switch 10, the display element of the frequency display 8 flashes during that state.
尚、上述の説明においては、表示用デコーダ7
のある出力に対して、周波数表示器8のm番目の
表示素子1個のみが点灯するドツト表示について
説明したが、表示用デコーダ7の同じ出力に対し
て、1番目からm番目までの全ての表示素子が点
灯するバー表示においても、本考案は適用可能で
あり、この場合、プリセツトメモリの書き込み待
機状態では、1番目からm番目までの全ての表示
素子が点滅することとなる。 In the above description, the display decoder 7
We have explained the dot display in which only one m-th display element of the frequency display 8 lights up for a certain output, but for the same output of the display decoder 7, all of the The present invention can also be applied to a bar display in which the display elements are lit, and in this case, in the preset memory write standby state, all the display elements from the 1st to the mth display blink.
(ホ) 効果
本考案によるPLL受信機の表示装置は、上述
の如く、プリセツトメモリが書き込み待機状態で
あることを、受信周波数を表示する周波数表示器
の表示素子を点滅させることにより表示するよう
にしたので、素子数の削減及びコストの低下を計
ることができ、非常に経済的であると共に、使用
者の書き込み待機状態であることを明確に認識さ
せることができ、従つて、誤操作を防止すること
ができる。(E) Effect As described above, the display device of the PLL receiver according to the present invention indicates that the preset memory is in the write standby state by blinking the display element of the frequency display that displays the reception frequency. As a result, it is possible to reduce the number of elements and cost, which is very economical, and also allows the user to clearly recognize that the writing is in standby mode, thus preventing erroneous operations. can do.
第1図は従来のPLL受信機の操作部及び表示
部を示す正面図、第2図は本考案の実施例を示す
要部ブロツク図、第3図は第2図の実施例の動作
を説明するためのタイミングチヤートである。
主な図番の説明、5……プログラマブルデイバ
イダ、7……表示用デコーダ、8……周波数表示
器、9……表示駆動回路、10……メモリセツト
スイツチ、11……切り出し回路、16……タイ
ミングパルス発生回路、17……RSフリツプフ
ロツプ、18……NANDゲート、19……AND
ゲート。
Fig. 1 is a front view showing the operation section and display section of a conventional PLL receiver, Fig. 2 is a block diagram of main parts showing an embodiment of the present invention, and Fig. 3 explains the operation of the embodiment of Fig. 2. This is a timing chart for Explanation of main figure numbers, 5...Programmable divider, 7...Display decoder, 8...Frequency display, 9...Display drive circuit, 10...Memory set switch, 11...Cutout circuit, 16... ...Timing pulse generation circuit, 17...RS flip-flop, 18...NAND gate, 19...AND
Gate.
Claims (1)
グラマブルデイバイダに設定される分周数データ
をデコードする表示用デコーダと、該表示用デコ
ーダの出力に応じて前記周波数表示器を駆動する
表示駆動回路とより構成される受信周波数表示回
路を備えたプリセツト機能を有するPLL受信機
において、プリセツトメモリを書き込み待機状態
にセツトするためのメモリセツトスイツチの操作
に応答してブランキングパルスを発生するパルス
発生手段と、該ブランキングパルスにより前記表
示用デコーダの出力を断続的に遮断する禁止ゲー
トと、前記メモリセツトスイツチの操作後所定時
間が経過したとき前記書き込み待期状態を解除す
るタイマー手段とを設け、前記メモリセツトスイ
ツチの操作前においては前記周波数表示器の表示
素子を点灯状態にして受信周波数を表示し、前記
プリセツトメモリの書き込み待期状態を前記表示
素子を点滅させることにより表示し、前記書き込
み待期状態が前記タイマー手段により解除された
とき再び前記表示素子を点灯状態にすることを特
徴とするPLL受信機の表示装置。 A frequency display comprising a plurality of display elements, a display decoder that decodes frequency division data set in a programmable divider, and a display drive circuit that drives the frequency display according to the output of the display decoder. Pulse generating means for generating a blanking pulse in response to operation of a memory set switch for setting a preset memory to a write standby state in a PLL receiver having a preset function and equipped with a reception frequency display circuit comprising: and a prohibition gate that intermittently cuts off the output of the display decoder using the blanking pulse, and a timer means that releases the write standby state when a predetermined period of time has elapsed after the operation of the memory set switch. Before operating the memory set switch, the display element of the frequency display is turned on to display the reception frequency, and the write waiting state of the preset memory is displayed by blinking the display element, A display device for a PLL receiver, characterized in that when the standby state is canceled by the timer means, the display element is turned on again.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12251582U JPS5927642U (en) | 1982-08-11 | 1982-08-11 | PLL receiver display device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12251582U JPS5927642U (en) | 1982-08-11 | 1982-08-11 | PLL receiver display device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5927642U JPS5927642U (en) | 1984-02-21 |
JPS6345075Y2 true JPS6345075Y2 (en) | 1988-11-22 |
Family
ID=30280013
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12251582U Granted JPS5927642U (en) | 1982-08-11 | 1982-08-11 | PLL receiver display device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5927642U (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01129889U (en) * | 1988-02-26 | 1989-09-04 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5046021A (en) * | 1973-08-27 | 1975-04-24 | ||
JPS52113117A (en) * | 1976-03-18 | 1977-09-22 | Torio Kk | Digital frequency indicator |
JPS5453902A (en) * | 1977-10-07 | 1979-04-27 | Hitachi Ltd | Preset display unit |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5457979U (en) * | 1977-09-30 | 1979-04-21 |
-
1982
- 1982-08-11 JP JP12251582U patent/JPS5927642U/en active Granted
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5046021A (en) * | 1973-08-27 | 1975-04-24 | ||
JPS52113117A (en) * | 1976-03-18 | 1977-09-22 | Torio Kk | Digital frequency indicator |
JPS5453902A (en) * | 1977-10-07 | 1979-04-27 | Hitachi Ltd | Preset display unit |
Also Published As
Publication number | Publication date |
---|---|
JPS5927642U (en) | 1984-02-21 |
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