JPS634238Y2 - - Google Patents
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- JPS634238Y2 JPS634238Y2 JP12875386U JP12875386U JPS634238Y2 JP S634238 Y2 JPS634238 Y2 JP S634238Y2 JP 12875386 U JP12875386 U JP 12875386U JP 12875386 U JP12875386 U JP 12875386U JP S634238 Y2 JPS634238 Y2 JP S634238Y2
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Description
【考案の詳細な説明】
〈技術分野〉
本考案は音声合成制御装置に関し、特に合成さ
れる音声情報の出力速度を制御する音声合成装置
に関する。[Detailed Description of the Invention] <Technical Field> The present invention relates to a speech synthesis control device, and particularly to a speech synthesis device that controls the output speed of synthesized speech information.
〈従来技術〉
一般に、音声合成装置は所定の語彙を音声合成
するために必要な手順および基本となる音声素片
を予めメモリーに記憶させ、当該メモリー内の特
定の音声情報を指定するための指定コード情報に
基づいてその語彙の音声合成を遂行するものであ
る。<Prior art> In general, a speech synthesis device stores the steps and basic speech segments necessary for speech synthesis of a predetermined vocabulary in a memory in advance, and performs a specification for specifying specific speech information in the memory. It performs speech synthesis of the vocabulary based on the code information.
そして指定コード情報を所定の順序で音声合成
装置に送ることにより複雑な言葉を発声させるこ
とができる。 By sending the designated code information to the speech synthesizer in a predetermined order, complex words can be uttered.
先に出願人は複数の音声素片を組合せ出力すべ
き所定の音声情報を出力する音声合成装置に於い
て、一つの音素を発声した場合、無音区間もそれ
と共に出力されるように構成し、単に各種音素を
組合せるだけで自然な音声出力を行うことができ
る音声合成方法を提案した(特願昭54−39050
号)。 Previously, the applicant configured a speech synthesis device that outputs predetermined speech information to be output by combining a plurality of speech segments so that when one phoneme is uttered, a silent section is also output together with it, We proposed a speech synthesis method that can produce natural speech output simply by combining various phonemes (Patent Application No. 54-39050).
issue).
また、出願人は音質を変えることなく、つまり
ピツチ周期を変えることなく、合成音の発声速度
を変化させることができる音声合成装置を提案し
た(特願昭54−56119号)。 The applicant has also proposed a speech synthesizer that can change the speech rate of synthesized speech without changing the sound quality, that is, without changing the pitch period (Japanese Patent Application No. 56119/1982).
〈考案の目的〉
本考案は合成される音声情報の出力速度即ち発
生速度を速度制御コード情報により変化させて速
度制御を行う様に成したものである。<Purpose of the invention> The present invention is designed to perform speed control by changing the output speed, ie, the generation speed, of synthesized audio information using speed control code information.
速度制御コード情報により速度制御を行う一方
法として、出力すべき所定の音声情報に無音区間
を含ませ、この無音区間を前記速度制御コード情
報により変化させて音声情報の出力速度を制御で
きるようにしたものである。 One method of controlling speed using speed control code information is to include a silent section in predetermined audio information to be output, and to change this silent section using the speed control code information to control the output speed of the audio information. This is what I did.
〈実施例〉
以下、本考案の一実施例を図面を参照して詳し
く説明する。<Example> Hereinafter, an example of the present invention will be described in detail with reference to the drawings.
第1図は本考案による音声合成制御装置の一実
施例のシステムブロツク図である。 FIG. 1 is a system block diagram of an embodiment of a speech synthesis control device according to the present invention.
図に於いて、Kは数値キー、アルフアベツトキ
ー、その他各種キーを有するキー入力装置、EC
はキー入力情報を符号変換するエンコーダ、
CPU1はリード・オンリー・メモリー(ROM1)
に予め記憶された命令に従つてシステムの制御を
行う中央処理装置(プロセツサー)である。
ROM1は命令あるいは速度制御に必要なコード情
報を記憶するリード・オンリー・メモリー、
RAMはキー入力情報もしくはこの情報に基づく
処理情報などを貯えるランダム・アクセス・メモ
リーである。DSCは表示部DISPを制御する表示
制御部、DISPは例えば液晶表示、CRTデイスプ
レイなどの表示部である。Aはキー入力装置より
入力された音声メモリー内の特定の音声情報を指
定するための指定コード情報もしくはROM1メモ
リーに貯えられた速度制御コード情報を一時的に
記憶するレジスタ、またJAはレジスタAに一時
記憶されたコード情報が指定コードもしくは速度
制御コードのいずれかであるかを判別するジヤツ
ジ回路で、例えば後述する如く、第3図におい
て、8ビツトの速度制御コードの上位6ビツトが
全で“1”であれば速度制御コード情報であると
判断し、そうでなければ指定コード情報として判
別することができる。 In the figure, K is a key input device with numeric keys, alphanumeric keys, and other various keys, and EC
is an encoder that converts key input information,
CPU 1 is read-only memory (ROM 1 )
A central processing unit (processor) that controls the system according to instructions stored in advance.
ROM 1 is a read-only memory that stores instructions or code information necessary for speed control.
RAM is a random access memory that stores key input information or processing information based on this information. DSC is a display control unit that controls the display unit DISP, and DISP is a display unit such as a liquid crystal display or a CRT display. A is a register that temporarily stores specification code information for specifying specific audio information in the audio memory input from a key input device or speed control code information stored in ROM 1 memory, and JA is a register A. This circuit determines whether the code information temporarily stored in the 8-bit speed control code is either a designated code or a speed control code.For example, as described later, in FIG. If it is "1", it is determined that it is speed control code information, and if it is not, it can be determined that it is designated code information.
そして、速度制御コードであると判別された場
合には、前記ジヤツジ回路JAはHレベルの信号
を出力し、他方、指定コード情報であると判別さ
れた場合には、前記ジヤツジ回路JAはLレベル
の信号を出力する。 When it is determined that the code is a speed control code, the jump circuit JA outputs an H level signal, and on the other hand, when it is determined that the code is designated code information, the jump circuit JA outputs an L level signal. Outputs the signal.
ICは入力制御部、IGはゲートである。 IC is the input control section and IG is the gate.
そして、前記ジヤツジ回路JAの出力する信号
がHレベルのとき、該信号を受けて前記入力制御
部ICが前記レジスタAの内容の内、下位2ビツ
トの速度制御コード情報をレジスタBへ一時記憶
させる。又、該ジヤツジ回路JAから出力される
Hレベルの信号は反転されてLレベルとなり、前
記ゲートIGを非導通状態にする。この結果、前
記レジスタAから出力された速度制御コード情報
は入力ポートD側に流れない。 Then, when the signal output from the jersey circuit JA is at H level, the input control unit IC receives the signal and temporarily stores the speed control code information of the lower two bits of the contents of the register A into the register B. . Further, the H level signal outputted from the jump circuit JA is inverted and becomes the L level, thereby rendering the gate IG non-conductive. As a result, the speed control code information output from the register A does not flow to the input port D side.
一方、前記ジヤツジ回路JAの出力する信号が
Lレベルのとき、該信号が反転されてHレベルと
なり、前記ゲートIGを導通状態にする。この結
果、前記レジスタAから出力された指定コード情
報が入力ポートD側に流れる。またCはROM1メ
モリーに貯えられた速度制御コード情報によら
ず、通常のスピード制御を行う為に必要なスピー
ド・パラメータを固定的に記憶するメモリーであ
り、速度制御と特に指令しない場合はこのスピー
ドパラメータに基づいて音声データの発声速度が
制御される。このパラメータは例えば電源投入時
に発生するオートクリアー信号(ACL)により
ゲートGを介してレジスタBへ一時記憶させるこ
とができるもので、固定的に記憶された上記スピ
ードパラメータは初期スピードパラメータと呼ぶ
ことができる。VSCはその詳細が後述の第4図
に示される音声合成器であり指定コード情報を入
力するポートD、スピード制御パラメータを入力
するポートS、上記入力された指定コードにより
指定された音声合成器に於ける音声メモリー内の
特定の音声情報の音声出力が終了したとき終了信
号(ENDコード)を出力するポートEをそれぞ
れ有している。 On the other hand, when the signal output from the jump circuit JA is at the L level, the signal is inverted and becomes the H level, making the gate IG conductive. As a result, the designation code information output from the register A flows to the input port D side. In addition, C is a memory that permanently stores the speed parameters necessary for normal speed control, regardless of the speed control code information stored in ROM 1 memory. The speaking speed of the audio data is controlled based on the speed parameter. This parameter can be temporarily stored in register B via gate G by an auto clear signal (ACL) generated when the power is turned on, for example, and the fixedly stored speed parameter can be called the initial speed parameter. can. The VSC is a speech synthesizer whose details are shown in Figure 4, which will be described later.Port D inputs the specified code information, port S inputs the speed control parameter, and the voice synthesizer specified by the input specified code is used. They each have a port E that outputs an end signal (END code) when the audio output of specific audio information in the audio memory ends.
なお。前述のメモリーCには例えば初期コード
として第3図に示したS・CORD(1)(MIDDLE)
の“11111101”の下位2ビツト“01”を記憶させ
ることができる。 In addition. For example, in the memory C mentioned above, the initial code is S.CORD(1) (MIDDLE) shown in Figure 3.
The lower two bits “01” of “11111101” can be stored.
従つて、特にスピードを指定しなければ、この
パラメータによつて発声される。SPは発声のた
めのスピーカである。 Therefore, unless a speed is specified, the sound will be made using this parameter. SP is a speaker for vocalization.
第2図は本考案システムに於いて音声情報の発
声速度を変化させる場合の一実施例のフローチヤ
ートである。 FIG. 2 is a flowchart of an embodiment in which the speaking speed of audio information is changed in the system of the present invention.
動作を説明すると、まずステツプn1に於いて
キーが押されたか否かをジヤツジし、キーが入力
されるまで待機する。キーが押されると、CPU
プロセツサーはそのキー入力内容、いわゆるシン
ボルに相当する指定コード(W・CORD)をレジ
スタAへ転送する(n2)。音声合成器VSCはその
指定コードを入力ポートDに受け入れ、音声合成
により出力する(第1,4図参照)。音声出力を
終了すると音声合成器VSCは出力ポートEより
終了を示すENDコードをCPU1プロセツサーへ出
力し、CPU1に於いてENDコードを判別する。ス
テツプn3はこのENDコードを判別するジヤツジ
で、ここで特にEND信号がCPU1により判別され
るまでに続くキー入力が行われたか或いは判別さ
れた後に続くキー入力が行われたかを判別する点
に速度制御の特徴を持たせている。 To explain the operation, first, in step n1, it determines whether or not a key has been pressed, and waits until a key is input. When a key is pressed, the CPU
The processor transfers the contents of the key input, a designation code (W.CORD) corresponding to a so-called symbol, to register A (n2). The voice synthesizer VSC receives the designated code at input port D and outputs it by voice synthesis (see Figures 1 and 4). When the audio output ends, the audio synthesizer VSC outputs an END code indicating the end from the output port E to the CPU 1 processor, and the CPU 1 determines the END code. Step n3 is a step to determine this END code, and here, in particular, it is determined whether a key input was made before the END signal was determined by CPU 1 , or whether a key input was performed after the END signal was determined by CPU 1. It has a speed control feature.
すなわち、実施例はキー入力操作を早く行えば
それに合わせて音声発声の速度も早く行わせる場
合の一例である。 In other words, the embodiment is an example in which the faster the key input operation is performed, the faster the voice production speed is.
従つて、CPU1プロセツサーがENDコードを判
別するまでに次のキー入力が行われなければステ
ツプn4で次のキー入力を待ち(n4)、ここでキー
入力があれば、例えば第3図に示したROM1に貯
えられる速度制御コードS・CORD(1)
(MIDDLE)“11111101”をAレジスタへ転送し
(n5)、そのキー入力したキーのシンボルに相当
する指定コード(W・CORD)をAレジスタへ転
送し、しかる後音声出力を実行する。 Therefore, if the next key input is not made by the time the CPU 1 processor determines the END code, it waits for the next key input at step n4 (n4), and if there is a key input here, the program executes the program as shown in Figure 3, for example. Speed control code S・CORD(1) stored in ROM 1
(MIDDLE) Transfer "11111101" to the A register (n5), transfer the specified code (W.CORD) corresponding to the symbol of the input key to the A register, and then execute audio output.
一方、CPU1でENDコードを判別するまでにキ
ー入力があれば(n6)、例えばROM1メモリーの
速度制御コードS・CORD(2)(FAST)
“11111110”をAレジスタに転送した後(n7)、
そのキーのシンボルに相当する指定コードをAレ
ジスタに転送する。 On the other hand, if there is a key input before CPU 1 determines the END code (n6), for example, the speed control code of ROM 1 memory S・CORD(2) (FAST)
After transferring “11111110” to A register (n7),
The designated code corresponding to the symbol of that key is transferred to the A register.
つまり、速度制御コードS・CORD(2)はS・
CORD(1)に比べ早く音声発声させるためのコード
である。 In other words, the speed control code S・CORD(2) is S・
This is a code for producing voice faster than CORD(1).
以上のようにして発声スピードの制御を行なう
ことができる。 The speech speed can be controlled in the manner described above.
第3図は速度制御コード情報及び休止音コード
情報の一例を示す図である。 FIG. 3 is a diagram showing an example of speed control code information and pause sound code information.
速度制御コードは4段階に制御でき、メモリー
ROM1に8ビツトコードとして記憶される。 The speed control code can be controlled in 4 stages, and the memory
Stored in ROM 1 as an 8-bit code.
このコードの上位6ビツトはAレジスタに入力
されてジヤツジ回路JAにより速度制御コードと
して判別されるコードであり、下位2ビツトはB
レジスタにスピード制御コードパラメータSとし
て貯えられる。 The upper 6 bits of this code are the code that is input to the A register and determined by the jersey circuit JA as a speed control code, and the lower 2 bits are the B
It is stored as a speed control code parameter S in a register.
また休止音コード4段階(0〜3)に制御でき
後述する第4図において詳しく説明されるが、こ
のコードは第4図のリード・オンリー・メモリー
ROM2に貯えられ、音声合成器VSCの入力ポー
トDより入力された指定コード情報と入力ポート
Sより入力されるスピード制御コーボパラメータ
よりCPU2プロセツサーに基づいて画一的に決定
される。 In addition, the rest sound code can be controlled in four stages (0 to 3), and will be explained in detail in Figure 4, which will be described later.
It is stored in the ROM 2 and is uniformly determined based on the CPU 2 processor from the specified code information input from the input port D of the speech synthesizer VSC and the speed control cobo parameter input from the input port S.
なお、音声情報の発声速度はCPU1プロセツサ
ーより出力される無音区間コード(ROM1に記憶
できる)、或はROM2メモリーに貯えられ各語彙
を構成する無音区間の時間(長さ)を制御するこ
とによつて実行される。 The speech rate of audio information is controlled by the silent section code (which can be stored in ROM 1 ) output from the CPU 1 processor, or the time (length) of the silent sections that are stored in ROM 2 memory and make up each vocabulary. It is carried out by
例えば、速度制御コードBが指定されている場
合、無音区間は0〜3の4段階、即ち140msec
(0ステツプ)、120msec(1ステツプ)、100msec
(2ステツプ)、80msec(3ステツプ)の無音(又
は休止音)区間を設定できることを表わしてい
る。 For example, if speed control code B is specified, the silent period is in four stages from 0 to 3, that is, 140 msec.
(0 step), 120msec (1 step), 100msec
(2 steps) and 80 msec (3 steps) of silent (or pause) interval can be set.
従つて、音声合成器VSCの入力ポートSに入
力されたA〜Dの4段階のスピード制御コード・
パラメータと入力ポートDに入力された指定コー
ド情報によつて0〜3の4段階の無音コードを指
定することによつて無音区間を決定し、これによ
つて発声速度の制御を実現している。 Therefore, the four-stage speed control code from A to D input to the input port S of the speech synthesizer VSC.
The silent section is determined by specifying four levels of silence codes from 0 to 3 using the parameters and the specified code information input to input port D, thereby realizing control of the speech rate. .
第4図は本考案のシステムブロツク図における
音声合成器VSCの詳細な構成をブロツク図とし
て表わしたものである。 FIG. 4 is a block diagram showing the detailed structure of the speech synthesizer VSC in the system block diagram of the present invention.
図に於いて、CPU2は入力された指定コード情
報Dおよびスピード制御コードパラメータSに基
づいて音声合成データの制御を行う中央処理装置
(プロセツサー)であり、RはAレジスタより入
力された指定コード情報を一時的に記憶するレジ
スタ、ROM2は各語彙ごとに音声合成手順アルゴ
リズム)を記憶するリード・オンリー・メモリー
で、同時に無音区間コードをも記憶する。ARは
メモリーROM2のアドレスレジスタでプロセツサ
ーCPU2は入力した指定コード情報をこのARレ
ジスタへ転送すると共に入力したスピード制御コ
ードパラメータSをデコーダDC1へ出力する。
BUFFは指定されたメモリーROM2の内容を一時
記憶するバツフアで、このバツフアはメモリー
ROM3に記憶されているどの基本音声デコーダ
(即ち音声素片)を使用するかを指定するデータ
を記憶する領域d、ピツチ制御データを記憶する
領域P、大きさ情報を記憶する領域sから成る。
DC1は音声素片の指定データdおよびスピード制
御コードパラメータSを解読するデコーダ、DC2
はピツチ制御データPを解読するデコーダで、バ
ツフアBUFFのピツチ制御データpはデコーダd
に解読され、カウンタCTへ出力される。カウン
タCTはクロツクパルス信号φが入力される毎に、
その内容をカウンドダウンし、ジヤツジ回路Jに
よりカウンタCTの内容を判断し、CTの内容が0
を検出するまで基準レベルを出力することにより
ピツチ制御を行うものである。 In the figure, CPU 2 is a central processing unit (processor) that controls the voice synthesis data based on the input designated code information D and speed control code parameter S, R is a register that temporarily stores the designated code information input from the A register, ROM 2 is a read-only memory that stores the voice synthesis procedure algorithm for each vocabulary, and also stores the silent section code. AR is the address register of memory ROM 2 , and processor CPU 2 transfers the input designated code information to this AR register and outputs the input speed control code parameter S to decoder DC 1 .
BUFF is a buffer that temporarily stores the contents of the specified memory ROM 2 .
It consists of an area d for storing data designating which basic voice decoder (i.e., voice segment) stored in the ROM 3 is to be used, an area P for storing pitch control data, and an area s for storing volume information.
DC 1 is a decoder for decoding speech segment specification data d and speed control code parameter S, and DC 2 is a
is a decoder for decoding pitch control data P, and the pitch control data p in the buffer BUFF is
The counter CT is decoded into the following and output to the counter CT. Each time the clock pulse signal φ is input,
The contents are counted down, and the contents of the counter CT are judged by the jack circuit J. When the contents of CT are 0,
The pitch control is performed by outputting a reference level until the detection of the reference level.
上記デコーダDC1はバツフアBUFFのd領域に
貯えられたコードを解読するがd領域の内容が無
音(休止音)コードの場合、第3図に示した如く
プロセツサーCPU2から出力されるスピードパラ
メータSと共に解読し、例えばスピードパラメー
タがコードNo.「C」の“10”で休止音コードがス
テージ2に相当するコードであれば80msecの休
止時間を経て発生速度の制御を行うものである。
従つて、DC1で解読されたデコーダ出力はメモリ
ーROM3のアドレスカウンタACに入力される。
ROM3は音声素片と共に無音区間情報を貯えるリ
ード・オンリー・メモリーである。指定されたメ
モリーROM3の内容はレジスタYへ出力され、さ
らに変動操作部Mに送られる。メモリーROM3は
UP信号により順次アドレスアツプされ順次出力
される。上記変動操作部MはメモリーROM3より
Yレジスタを経て得られる基本となる音声データ
に前記バツフアレジスタBUFFの大きさ情報sに
基づいて振幅レベル制御など変動操作を行わせ
る。Wは出力バツフアで、このバツフアにはデジ
タル値が出力され、サンプリング周波数Sfのタイ
ミングに同期して順次デイジタル・アナログ変換
部DAへ転送する。DA変換部はデイジタル値を
アナログ音声情報に変換してスピーカSPより所
望の音声データを出力する。このようにメモリー
ROM2より出力される休止コード、つまり、バツ
フアBUFFのd出力をスピード制御パラメータS
とをデコーダDC1によりデコードすることによつ
て同じ休止音コードであつてもスピードコードパ
ラメータSによりその休止時間を変化して発声速
度の制御を行わせ得る。 The decoder DC 1 decodes the code stored in the d area of the buffer BUFF, but if the content of the d area is a silent (pause) code, the speed parameter S output from the processor CPU 2 as shown in FIG. For example, if the speed parameter is "10" of code No. "C" and the pause code corresponds to stage 2, the generation speed is controlled after a pause time of 80 msec.
Therefore, the decoder output decoded by DC 1 is input to address counter AC of memory ROM 3 .
ROM 3 is a read-only memory that stores silence interval information along with speech segments. The contents of the designated memory ROM 3 are output to register Y, and further sent to variable operation section M. Memory ROM 3
Addresses are sequentially raised by the UP signal and output sequentially. The variation operation unit M performs variation operations such as amplitude level control on the basic audio data obtained from the memory ROM 3 via the Y register based on the size information s of the buffer register BUFF. W is an output buffer, and digital values are outputted to this buffer and sequentially transferred to the digital-to-analog converter DA in synchronization with the timing of the sampling frequency Sf. The DA converter converts the digital value into analog audio information and outputs desired audio data from the speaker SP. Memory like this
The pause code output from ROM 2 , that is, the d output of buffer BUFF, is set as the speed control parameter S.
By decoding this with the decoder DC1 , even if the pause code is the same, the pause time can be changed by the speed code parameter S to control the speaking speed.
上述の様に速度制御コード情報を指定コード情
報と同じように出力させることによて、例えば6
つの語彙A,B,C,D,E,Fを続けて出力
し、しかも語彙A,B,Cは遅く、D,E,Fは
速く発声させる場合次に様にコードを送ることが
できる。即ち、X,A,B,C,Y,D,E,F
ここでXは遅く発声するための制御コード、Y
は速く発声するための制御コードである。 For example, by outputting the speed control code information in the same way as the specified code information as described above,
If three vocabulary words A, B, C, D, E, and F are to be output in succession, and vocabulary words A, B, and C are to be uttered slowly and words D, E, and F are to be uttered quickly, the following code can be sent. That is, X, A, B, C, Y, D, E, F where X is a control code for slow utterance, Y
is a control code for speaking quickly.
このようにすれば、速度制御する前に制御コー
ドを送るだけで容易に音声出力速度を設定し得
る。 In this way, the audio output speed can be easily set by simply sending a control code before speed control.
〈効果〉
以上説明したように本考案によれば、処理プロ
グラム命令情報、音声出力の速度を指定するため
の速度制御コード情報及び音声メモリー内の特定
の音声情報を指定するための指定コード情報をそ
れぞれメモリー手段に貯わえ、指定コード情報に
より指定された所定の音声情報を速度制御コード
情報により変化させて合成音声の出力速度を制御
するようにしたから、合成される音声情報の出力
速度を所望の速度制御コード情報により変化させ
て速度制御を行うことができる。また中央処理装
置から音声合成器へ送出する指定コード情報及び
速度制御コード情報が同じ方法で送信でき、両者
を区別して専用に送受信する必要がないため制御
が簡単でシステム構成も簡略化され安価に構成で
きる。また速度制御コード情報は音声メモリー内
の特定の音声情報を指定するための指定コード情
報毎に送る必要はなく変更するとき一度だけ送れ
ば良いから制御が非常に簡略化される。またプロ
グラム命令情報を変更することにより各種電子機
器(例えば電卓、時計、ゲーム機器など)に適用
できすこぶる汎用性がある。さらに、速度制御コ
ード情報と音声情報に含まれる無音区間コードと
の組み合わせによつて合成音声の出力速度を多様
に変化させられる。<Effects> As explained above, according to the present invention, processing program command information, speed control code information for specifying the speed of audio output, and designation code information for specifying specific audio information in the audio memory are processed. Since the output speed of synthesized speech is controlled by storing predetermined speech information specified by the specified code information in the memory means and changing it using the speed control code information, it is possible to control the output speed of the synthesized speech information. Speed control can be performed by changing desired speed control code information. In addition, the specification code information and speed control code information sent from the central processing unit to the speech synthesizer can be sent in the same way, and there is no need to distinguish between the two and send and receive them separately, making control easier and the system configuration simpler and cheaper. Can be configured. Further, the speed control code information does not need to be sent every time the specified code information for specifying specific audio information in the audio memory is sent, and only needs to be sent once when changing, which greatly simplifies control. Furthermore, by changing the program command information, it can be applied to various electronic devices (eg, calculators, watches, game devices, etc.), making it extremely versatile. Furthermore, the output speed of the synthesized speech can be varied in various ways by combining the speed control code information and the silent section code included in the audio information.
第1図は本考案による音声合成制御装置の一実
施例のシステムブロツク図、第2図は同システム
に於ける速度制御の一例を説明するためのフロー
チヤート、第3図は速度制御コード情報及び休止
音コード情報の一例を示す図、第4図は第1図の
システムブロツク図における音声合成器の詳細な
構成をブロツク図として表わしたものである。
図中、K:キー入力装置、EC:エンコーダ、
CPU1〜CPU2:中央処理装置、ROM1〜ROM3:
リード・オンリー・メモリー、RAM:ランダ
ム・アクセス・メモリー、DSC:表示制御部、
DISP:表示部、A,B:レジスタ、JA:ジヤツ
ジ回路、IC:入力回路、VSC:音声合成器、
SP:スピーカ、AR:アドレスレジスタ、
BUFF:バツフア、DC1〜DC2:デコーダ、
RY:レジスタ、AC:アドレスカウンタ、DA:
D/A変換器。
Fig. 1 is a system block diagram of an embodiment of the speech synthesis control device according to the present invention, Fig. 2 is a flowchart for explaining an example of speed control in the system, and Fig. 3 is a system block diagram of an embodiment of the speech synthesis control device according to the present invention. FIG. 4, which is a diagram showing an example of pause sound code information, is a block diagram showing the detailed structure of the speech synthesizer in the system block diagram of FIG. 1. In the figure, K: key input device, EC: encoder,
CPU 1 ~ CPU 2 : Central processing unit, ROM 1 ~ ROM 3 :
Read-only memory, RAM: Random access memory, DSC: Display control unit,
DISP: Display section, A, B: Register, JA: Jersey circuit, IC: Input circuit, VSC: Speech synthesizer,
SP: Speaker, AR: Address register,
BUFF: buffer, DC 1 ~ DC 2 : decoder,
RY: Register, AC: Address counter, DA:
D/A converter.
Claims (1)
メモリーを有し、該音声メモリー内容を音声化す
る音声出力手段と、処理プログラム命令情報、音
声出力の速度を指定するための速度制御コード情
報及び上記音声メモリー内の特定の音声情報を指
定するための指定コード情報を夫々記憶するメモ
リー手段と、該メモリー手段から読出された上記
処理プログラム命令情報に基づき演算制御を実行
する中央処理装置と、該中央処理装置に関連し上
記メモリー手段からの上記速度制御コード情報も
しくは指定コード情報を一時記憶する第1のバツ
フア手段と、該第1バツフア手段の情報内容を判
別する判別手段と、該判別手段に基づき第1のバ
ツフアに入力された情報内容に速度制御コード情
報が含まれていれば該速度制御コード情報を一時
記憶する第2のバツフア手段と、上記指定コード
情報及び速度制御コード情報を上記音声出力手段
に入力する手段と、上記指定コード情報により指
定された音声情報に含まれる無音区間コードと上
記速度制御コード情報とにより無音区間を変化さ
せて速度を制御する手段とを備え、合成音声の出
力速度を制御するようにしたことを特徴とする音
声合成制御装置。 It has an audio memory that stores audio information including a silent section code, and an audio output means that converts the contents of the audio memory into audio, processing program command information, speed control code information for specifying the speed of audio output, and the audio. a memory means for respectively storing designation code information for designating specific audio information in the memory; a central processing unit for executing arithmetic control based on the processing program instruction information read from the memory means; and the central processing unit. a first buffer means for temporarily storing the speed control code information or designation code information from the memory means associated with the apparatus; a determination means for determining the information content of the first buffer means; and a first buffer means for determining the information content of the first buffer means; a second buffer means for temporarily storing the speed control code information if the information content inputted to the first buffer includes speed control code information; and a second buffer means for temporarily storing the speed control code information; and means for controlling the speed by changing the silent section based on the silent section code included in the audio information specified by the specified code information and the speed control code information, and controlling the speed of the synthesized speech. A speech synthesis control device characterized in that it controls.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12875386U JPS634238Y2 (en) | 1986-08-21 | 1986-08-21 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12875386U JPS634238Y2 (en) | 1986-08-21 | 1986-08-21 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62109199U JPS62109199U (en) | 1987-07-11 |
JPS634238Y2 true JPS634238Y2 (en) | 1988-02-02 |
Family
ID=31024701
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12875386U Expired JPS634238Y2 (en) | 1986-08-21 | 1986-08-21 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS634238Y2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04271396A (en) * | 1991-02-27 | 1992-09-28 | Hitachi Ltd | Digital signal delivery system, digital voice signal processing circuit, and signal converting circuit |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11161298A (en) * | 1997-11-28 | 1999-06-18 | Toshiba Corp | Method and device for voice synthesizer |
-
1986
- 1986-08-21 JP JP12875386U patent/JPS634238Y2/ja not_active Expired
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04271396A (en) * | 1991-02-27 | 1992-09-28 | Hitachi Ltd | Digital signal delivery system, digital voice signal processing circuit, and signal converting circuit |
Also Published As
Publication number | Publication date |
---|---|
JPS62109199U (en) | 1987-07-11 |
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