JPS6336161B2 - - Google Patents

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JPS6336161B2
JPS6336161B2 JP60180119A JP18011985A JPS6336161B2 JP S6336161 B2 JPS6336161 B2 JP S6336161B2 JP 60180119 A JP60180119 A JP 60180119A JP 18011985 A JP18011985 A JP 18011985A JP S6336161 B2 JPS6336161 B2 JP S6336161B2
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JP
Japan
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transistor
bias
base
circuit
feedback
Prior art date
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Application number
JP60180119A
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Japanese (ja)
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JPS61166205A (en
Inventor
Toshihiko Masui
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
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Publication date
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Description

【発明の詳細な説明】 本発明は音響増幅器等に用いられる電力増幅回
路の電源投入時に発生するスイツチ・オン・シヨ
ツク音を防止する構造に係るものである。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a structure for preventing switch-on shock noise that occurs when power is turned on in a power amplifier circuit used in an acoustic amplifier or the like.

音響増幅器において電源投入時に発生するスイ
ツチ・オン・シヨツク音は耳ざわりな音であり、
また場合によつてはスピーカーに過大な電流が流
れスピーカーを破壊する恐れがある。
The switch-on sound that occurs when the power is turned on in an audio amplifier is a harsh sound.
Furthermore, in some cases, an excessive current may flow to the speaker and destroy the speaker.

従つて本発明の主な目的は電源投入時に発生す
る耳ざわりなスイツチ・オン・シヨツク音を防止
し、同時にスピーカーに流れる過大電流を防止し
スピーカーを保護することにある。
Therefore, the main object of the present invention is to prevent the unpleasant switch-on-shock sound that occurs when the power is turned on, and at the same time to protect the speaker by preventing excessive current from flowing through the speaker.

本発明によれば差動増幅回路によつて増幅され
た出力を電力増幅し、その出力を差動増幅回路に
負帰還しており、さらに、この差動増幅器の電流
源用トランジスタと帰還用トランジスタとの両方
が、電源投入に応じて制御される電力増幅回路を
得る。
According to the present invention, the output amplified by the differential amplifier circuit is power amplified, and the output is negatively fed back to the differential amplifier circuit, and the current source transistor and the feedback transistor of the differential amplifier are further connected to each other. and obtain a power amplification circuit that is controlled in response to power up.

次に本発明を図面を参照しながらより詳細に説
明する。
Next, the present invention will be explained in more detail with reference to the drawings.

第1図は本発明による音響増幅器の一実施例で
入力段差動トランジスタQ1,Q3がPNPトランジ
スタの場合の実施例であり、以下この回路につい
て説明する。
FIG. 1 shows an embodiment of the acoustic amplifier according to the present invention, in which the input stage differential transistors Q 1 and Q 3 are PNP transistors, and this circuit will be described below.

第1図はトランジスタQ1,Q3がPNPトランジ
スタの場合、トランジスタQ4、抵抗R10、トラン
ジスタQ2(抵抗R8の直流バイアス電圧と電源Vcc
のリツプル用も兼る)、抵抗R6、トランジスタ
Q5、抵抗R18、コンデンサC2(電源Vccリツプル
用も兼る)、コンデンサC1(入力結合用も兼る)
及び抵抗R1,R2,R3,R4(入力直流バイアス用
も兼る)でスイツチ・オン・シヨツク音防止回路
400を構成している。
Figure 1 shows that when transistors Q 1 and Q 3 are PNP transistors, transistor Q 4 , resistor R 10 , transistor Q 2 (DC bias voltage of resistor R 8 and power supply Vcc
), resistor R 6 , transistor
Q 5 , resistor R 18 , capacitor C 2 (also serves as power supply Vcc ripple), capacitor C 1 (also serves as input coupling)
and resistors R 1 , R 2 , R 3 , and R 4 (also used for input DC bias) constitute a switch-on shock noise prevention circuit 400.

電源投入に応答してツエナーダイオードD5
所定の電圧を発生し、同電圧は抵抗R15―R17
より分圧されてトランジスタQ4のベースに供給
される。電源リツプルフイルタ用コンデンサC2
はこの時点では充電されていない。したがつて、
トランジスタQ4は導通する。抵抗R10の抵抗値は
充分小さく選ばれているので、コンデンサC2
急速に充電され、この結果、抵抗R1―R3および
ダイオードD1―D4で構成されるバイアスは、各
出力点に所定のバイアス電圧を発生する。抵抗
R1およびR2の接続点に得られるバイアス電圧で
トランジスタQ2は導通し、差動PNPトランジス
タQ1およびQ2の共通エミツタの電位を引上げる。
前述のこどく、コンデンサC2は電源投入に応答
して急速に充電されるので、トランジスタQ2
電源投入に応答し直ちに導通するといつても過言
ではない。抵抗R2およびR3の接続点にバイアス
電圧が得られるが、入力カツプリングコンデンサ
C1は充電されていないので、トランジスタQ1
ベース電位はほぼ0Vである。
In response to power-on, Zener diode D5 generates a predetermined voltage, which is divided by resistors R15 to R17 and supplied to the base of transistor Q4 . Capacitor C 2 for power supply ripple filter
is not charging at this point. Therefore,
Transistor Q4 conducts. Since the resistance value of resistor R 10 is chosen small enough, capacitor C 2 is quickly charged, so that the bias consisting of resistors R 1 - R 3 and diodes D 1 - D 4 is A predetermined bias voltage is generated. resistance
The bias voltage available at the junction of R 1 and R 2 causes transistor Q 2 to conduct, raising the potential at the common emitter of differential PNP transistors Q 1 and Q 2 .
As mentioned above, since capacitor C 2 is rapidly charged in response to power-on, it is no exaggeration to say that transistor Q 2 immediately becomes conductive in response to power-on. A bias voltage is obtained at the junction of resistors R 2 and R 3 , but the input coupling capacitor
Since C 1 is not charged, the base potential of transistor Q 1 is approximately 0V.

一方、抵抗R3およびR4の接続点に得られるバ
イアス電圧でトランジスタQ5は導通するので、
トランジスタQ3のベース電位は引上げられる。
したがつて、トランジスタQ1は導通し、Q3は遮
断状態を維持している。この結果、プリドライバ
回路のトランジスタQ7,Q8および出力段の下側
トランジスタQ11,Q14が導通し、出力端子V0
接地電位をとる。この後、入力結合コンデンサ
C1は抵抗R5を介して充電され、帰還コンデンサ
C3は抵抗R12を介してトランジスタQ5で充電され
る。トランジスタQ1のベース電位が、トランジ
スタQ5のエミツタ電位で規制されたトランジス
タQ3のベース電位に近づくと、これらトランジ
スタQ1,Q3は線形動作を開始し、出力電位V0
1/2Vccに向つて上昇し始める。コンデンサC3
充電電圧によつて、トランジスタQ5のエミツタ
電位が、同トランジスタのベースバイアス電位か
ら閾値電圧分降下した電位をこえると、トランジ
スタQ5は遮断状態となり、コンデンサC3はこの
後は出力側から充電される。そして、トランジス
タQ1,Q3のベース電位および出力電圧V0が所定
値に達して安定する。
On the other hand, the bias voltage obtained at the connection point of resistors R 3 and R 4 makes transistor Q 5 conductive, so
The base potential of transistor Q3 is pulled up.
Therefore, transistor Q 1 is conductive and Q 3 remains cut off. As a result, the transistors Q 7 and Q 8 of the predriver circuit and the lower transistors Q 11 and Q 14 of the output stage become conductive, and the output terminal V 0 takes the ground potential. After this, input coupling capacitor
C 1 is charged through resistor R 5 and feedback capacitor
C 3 is charged in transistor Q 5 via resistor R 12 . When the base potential of transistor Q 1 approaches the base potential of transistor Q 3 regulated by the emitter potential of transistor Q 5 , these transistors Q 1 and Q 3 start linear operation, and the output potential V 0 becomes 1/2 Vcc. begins to rise towards. When the charging voltage of capacitor C 3 causes the emitter potential of transistor Q 5 to exceed a potential lowered by the threshold voltage from the base bias potential of the transistor, transistor Q 5 becomes cut-off, and capacitor C 3 is then turned off. Charged from the output side. Then, the base potentials of transistors Q 1 and Q 3 and the output voltage V 0 reach predetermined values and become stable.

このように、出力に接続されたスピーカSPに
は大きな過渡電流が流れず、スイツチ・オン・シ
ヨツク音が防止される。
In this way, large transient currents do not flow through the speaker SP connected to the output, and switch-on shock noise is prevented.

なお、コンデンサC2の充電はさらに進むこと
により、トランジスタQ4は定常動作時では遮断
状態にあり、抵抗R1―R4の各接続点には規定の
バイアス電圧が発生する。
Note that as the capacitor C 2 is further charged, the transistor Q 4 is in a cut-off state during normal operation, and a specified bias voltage is generated at each connection point between the resistors R 1 and R 4 .

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明による一実施例で示す回路図で
ある。 Q1……Q15……トランジスタ、R1……R24……
抵抗、C1……C9……コンデンサ、D1……D13
D13′……ダイオード。
FIG. 1 is a circuit diagram showing an embodiment according to the present invention. Q 1 ……Q 15 ……Transistor, R 1 ……R 24 ……
Resistance, C 1 ... C 9 ... Capacitor, D 1 ... D 13 ,
D 13 ′...Diode.

Claims (1)

【特許請求の範囲】[Claims] 1 差動増幅器を構成する一導電型の第1および
第2のトランジスタ、前記第1のトランジスタの
ベースにカツプリングコンデンサを介して入力信
号を供給する手段、一端が接地された帰還コンデ
ンサとこのコンデンサの他端と出力との間に接続
された第1および第2の帰還抵抗の直列回路とを
有し前記第1および第2の帰還抵抗の接続点を前
記第2のトランジスタのベースに結合して帰還信
号を前記第2のトランジスタのベースに供給する
帰還回路、第1乃至第3のバイアス出力端子を有
しこれらの端子から第1のバイアス電圧、これよ
りも小さい第2のバイアス電圧およびさらに小さ
い第3のバイアス電圧を発生するバイアス回路、
前記差動増幅器の電流源となりコレクタとエミツ
タとが電源端子と前記第1および第2のトランジ
スタの共通エミツタとにそれぞれ結合された逆導
電型の第3のトランジスタ、この第3のトランジ
スタのベースを前記バイアス回路の前記第1のバ
イアス出力端子に接続する手段、前記バイアス回
路の前記第1のバイアス出力端子と接地端子との
間に接続された電源リツプルフイルタ用コンデン
サ、前記バイアス回路の前記第2のバイアス出力
端子を前記第1のトランジスタのベースに接続す
る手段、エミツタが前記バイアス回路の前記第1
のバイアス出力端子にコレクタが前記電源端子に
それぞれ結合された前記逆導電型の第4のトラン
ジスタ、前記電源端子と前記接地端子との間に接
続され前記第1のバイアス電圧よりも小さな第4
のバイアス電圧を前記第4のトランジスタのベー
スに供給する手段、ならびにエミツタが前記第2
のトランジスタのベースに、ベースが前記バイア
ス回路の前記第3のバイアス出力端子に、コレク
タが前記電源端子にそれぞれ結合された前記逆導
電型の第5のトランジスタを備える電力増幅回
路。
1. First and second transistors of one conductivity type constituting a differential amplifier, means for supplying an input signal to the base of the first transistor via a coupling capacitor, a feedback capacitor whose one end is grounded, and this capacitor. a series circuit of first and second feedback resistors connected between the other end and the output, and a connection point of the first and second feedback resistors is coupled to the base of the second transistor. a feedback circuit for supplying a feedback signal to the base of the second transistor; a feedback circuit having first to third bias output terminals; and a feedback circuit for supplying a feedback signal to the base of the second transistor; a bias circuit that generates a small third bias voltage;
a third transistor of opposite conductivity type that serves as a current source for the differential amplifier and whose collector and emitter are respectively coupled to a power supply terminal and a common emitter of the first and second transistors; a base of the third transistor; means for connecting to the first bias output terminal of the bias circuit; a power supply ripple filter capacitor connected between the first bias output terminal of the bias circuit and a ground terminal; means for connecting the bias output terminal of the second transistor to the base of the first transistor;
a fourth transistor of the opposite conductivity type, the collector of which is coupled to the bias output terminal of the transistor, respectively, to the power supply terminal; a fourth transistor connected between the power supply terminal and the ground terminal and having a voltage lower than the first bias voltage;
means for supplying a bias voltage to the base of the fourth transistor;
A power amplifier circuit comprising: a fifth transistor of the opposite conductivity type, the base of which is coupled to the third bias output terminal of the bias circuit, and the collector of which is coupled to the power supply terminal.
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JPS61166205A JPS61166205A (en) 1986-07-26
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS498153A (en) * 1972-05-10 1974-01-24

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS498153A (en) * 1972-05-10 1974-01-24

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JPS61166205A (en) 1986-07-26

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