JPS63292336A - Information processor - Google Patents
Information processorInfo
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- JPS63292336A JPS63292336A JP62130169A JP13016987A JPS63292336A JP S63292336 A JPS63292336 A JP S63292336A JP 62130169 A JP62130169 A JP 62130169A JP 13016987 A JP13016987 A JP 13016987A JP S63292336 A JPS63292336 A JP S63292336A
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Landscapes
- Hardware Redundancy (AREA)
Abstract
Description
【発明の詳細な説明】
(産業上の利用分野〕
本発明は情報処理装置に関し、特に二重化された中央制
御装置と主記憶装置の中間に二重化制御装置を有する情
報処理装置に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to an information processing device, and more particularly to an information processing device having a duplex control device between a duplex central control device and a main storage device.
従来、この種の技術としては、バッファ記憶を有さすに
複写元と同時又は小時間差で複写先の主記憶に複写し、
複写元の障害が発生したらソフトウェアに割込みをして
複写を停止する第1の方式と、バッファ記憶を有し複写
元に書込みが行なわれる時点と複写先に書込みが行なわ
れる時点とには時間差があり、複写元に障害が発生した
らバッファ記憶内に書込み情報が残っていても複写を停
止する第2の方式とがある。Conventionally, this type of technology involves copying to the main memory of the copy destination at the same time as the copy source or with a small time difference using buffer storage;
The first method interrupts the software to stop copying when a failure occurs on the copy source, and the second method has buffer storage and there is a time difference between the time when writing is performed on the copy source and the time when writing is performed on the copy destination. There is a second method in which copying is stopped even if write information remains in buffer storage if a failure occurs in the copy source.
上述した従来の方式のうち、第1の方式は以下の間肥点
がある。すなわち複写元の書込み時の障害のときに複写
先でも書込みが行われてしまっており、停止が間に合わ
ないことがあること、及び複写元の障害の原因が障害検
出以前で、停止とする以前である。Among the conventional methods mentioned above, the first method has the following thinning points. In other words, when there is a failure when writing at the copy source, writing is also being performed at the copy destination, and it may not be possible to stop the copy in time. be.
また第2の方式は複写元が障害検出してすぐに停止すれ
ば、バッファ記憶に格納されている分の複写情報は複写
されないため検出以前の原因に対して停止が−に合うが
、1プロセスの間に複数回の主記憶書込みがなされる場
合には、プロセス内の論理矛盾が考えられ、この論理矛
盾が障害からの迅速な復旧を妨げるという問題がある。In addition, in the second method, if the copy source detects a failure and stops immediately, the copy information stored in the buffer memory will not be copied, so stopping is suitable for the cause before the failure is detected, but one process If writing to the main memory is performed multiple times during this process, there may be a logical contradiction within the process, and there is a problem in that this logical contradiction prevents quick recovery from failure.
本発明の情報処理装置は、1プロセス内で生じり書込み
アドスとデータを充分に格納できる容量のバッファ記憶
を有し、複写元からプロセスの区切りを示す信号を受け
、バッファ記憶内にプロセスの区切りを示すビットを有
し、複写元の障害発生信号を受けると、このビットを照
合し、次の区切までは複写先に書き込み、プロセスの区
切りで複写のための書込みを停止する機能を有している
。The information processing apparatus of the present invention has a buffer memory having a capacity sufficient to store a write address and data generated within one process, receives a signal indicating a process break from a copy source, and stores a process break in the buffer memory. When it receives a failure signal from the copy source, it verifies this bit, writes to the copy destination until the next break, and stops writing for copying at the process break. There is.
次に本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第1図は本発明の一実施例を示すブロック図、第2図は
第1図における二重化制御装置のブロック図である。FIG. 1 is a block diagram showing one embodiment of the present invention, and FIG. 2 is a block diagram of the duplex control device in FIG. 1.
二重化された中央制御装置(以下CPU)10゜11と
、二重化された主記憶装置(以下MM)20.21はそ
れぞれアドレスデータバス(以下単にバス>30.31
で接続されている。バス30からバス31へは二重化制
御装置(以下MXC)40.41と、このMXC40,
41間での信号線及びアドレスデータ通信バス(以下X
バス)50を介して論理的に接続されている。A redundant central control unit (hereinafter referred to as CPU) 10.11 and a redundant main memory unit (hereinafter referred to as MM) 20.21 each have an address data bus (hereinafter simply referred to as bus>30.31).
connected with. From the bus 30 to the bus 31, there is a redundant control device (hereinafter referred to as MXC) 40.41, and this MXC40,
41 signal line and address data communication bus (hereinafter referred to as
They are logically connected via a bus) 50.
今、CPUl0が動作していてバス3oを介してMM2
0に書込みを行うと、MXC40はその書込みアドレス
と書込みデータをMXC41にXバス50を介して転送
する。まなCPUl0.MM20.バス30の障害を検
出すると、MXC41に障害を信号線ERR60で報告
する。MXC41は受信した書込みアドレスとデータを
内部のバッファ記憶(以下BUF)42に格納する。Now, CPU10 is operating and MM2 is connected via bus 3o.
When writing to 0, the MXC 40 transfers the write address and write data to the MXC 41 via the X bus 50. Mana CPU10. MM20. When a failure on the bus 30 is detected, the failure is reported to the MXC 41 via a signal line ERR60. The MXC 41 stores the received write address and data in an internal buffer storage (hereinafter referred to as BUF) 42.
またMXC41はこの格納された書込みアドレスとデー
タを順次読み出して複写先のMM21に書き込みことに
より複写動作を完了する。プロセス区切り信号(以下P
R3C)70は各プロセスの最初の書込み時のみ“1′
になりプロセスの区切りが判明できるようにする。Further, the MXC 41 sequentially reads out the stored write address and data and writes them to the copy destination MM 21, thereby completing the copy operation. Process delimiter signal (hereinafter P
R3C) 70 is “1” only at the first write of each process.
, so that you can see the process boundaries.
MXC41ではMXC40からの書込みアドレスと書込
みデータ情報はPR3C70の情報とともにBUF42
に格納される。BUF42の内容例を第3図に示す、P
R3CF421はプロセスの区切りを示すフィールドで
“1”のときに次のプロセスでの最初の書込み情報であ
ることを示す。ADD422は書込みアドレスを示すフ
ィールドであり、DATA423は書込みデータを示す
フィールドである。 ・
第3図はある時点のプロセスでCPU30からMM20
に対し21番地にデータ201の書込みがなされ、次に
同一プロセス内で20101番地41″の書込みがなさ
れ、同様に20202番地42”、20303番地43
”、20404番地44”と書込みが行われ、次のプロ
セスで22番地に205の書込みがなされ、次に205
05番地31”が、20606番地32”が書込まれ、
次のプロセスで12番地に“400”の書込みがなされ
ていることを示す0MXC41としてはMM21の同じ
アドレスに同じデータを書き込む(複写する)必要があ
る。複写書込み制御回路(以下CPCIR)43はこの
書込み動作を行う回路を有するブロックであり、MXC
40からの書込みアドレスとデータ情報のBUF42へ
の格納が1プロセス分終了するとともにCPCIR43
に起動がかかり、CPCIR43はBUF42から書込
みアドレスとデータを読みとり、MM21に書込みを行
う動作をする。実際には同一プロセス内でのメモリを書
込み量は多量になり、バッファ記憶の容量は大きく必要
である。In MXC41, the write address and write data information from MXC40 are sent to BUF42 along with the information of PR3C70.
is stored in An example of the content of BUF42 is shown in Figure 3.
R3CF421 is a field indicating a process delimiter, and when it is "1", it indicates that this is the first write information in the next process. ADD 422 is a field indicating a write address, and DATA 423 is a field indicating write data. - Figure 3 shows the process from CPU30 to MM20 at a certain point in time.
Data 201 is written to address 21, then data 20101 address 41'' is written within the same process, and similarly data 20202 address 42'' and 20303 address 43 are written.
", 20404 address 44" is written, and in the next process 205 is written to address 22, then 205
05 address 31" is written, 20606 address 32" is written,
In the next process, 0MXC41, which indicates that "400" has been written to address 12, needs to write (copy) the same data to the same address of MM21. The copy write control circuit (hereinafter referred to as CPCIR) 43 is a block having a circuit that performs this write operation, and is
When the storage of the write address and data information from 40 to BUF 42 for one process is completed, CPCIR 43
is activated, the CPCIR 43 reads the write address and data from the BUF 42, and performs the operation of writing to the MM 21. In reality, a large amount of memory is written within the same process, and a large buffer storage capacity is required.
今、第3図の内容がBUF42に書かれており、BUF
アドレスが“3″の情報すなわち202アドレスに“4
2”のデータを書込み中にERR60を介してMXC4
0から障害報告があったとすると、CPCIR43はそ
の障害報告を保持しておき、BUFアドレスが“5”ま
で書き込んだ後にBUFアドレスが“6”のプロセス区
切りフィールドPR3CF421のビットが1”になっ
ているので、データの複写を停止する0次にシステム復
旧のときは、障害を検出した側の反対側である纜写先で
あった側から復旧動作を開始するため、命令内の矛盾は
なく、復旧動作を行うことができるので、迅速なシステ
ム復旧が可能となる。Now, the contents of Figure 3 are written in BUF42, and BUF
Information with address “3”, that is, “4” to address 202.
MXC4 via ERR60 while writing 2” data.
Assuming that there is a failure report from 0, the CPCIR43 retains that failure report, and after writing up to the BUF address "5", the bit of the process delimiter field PR3CF421 with the BUF address "6" becomes 1. Therefore, when restoring the system to the 0th order where data copying is stopped, the recovery operation is started from the side that was the copy destination, which is the side opposite to the side where the failure was detected, so there is no conflict in the instructions, and the recovery Since the operation can be performed, quick system recovery is possible.
以上説明したように本発明は、複写元側から複写先側へ
プロセスの区切りを示す信号と障害検出信号を送り、複
写先側ではバッファ記憶を有して、障害検出の報告がな
された場合には、現在複写動作中のプロセスの終りまで
完了したのちに複写動作を完了することにより、同一プ
ロセス内の複写中断による論理矛盾をなくすことにより
、複写先側からのシステム復旧を迅速に行うことができ
る効果がある。As explained above, the present invention sends a signal indicating a process break and a fault detection signal from the copy source side to the copy destination side, and the copy destination side has buffer storage so that when a fault detection is reported, By completing the copying operation after the process that is currently copying has completed to the end, it is possible to quickly recover the system from the copying destination side by eliminating logical contradictions caused by interruptions in copying within the same process. There is an effect that can be done.
第1図は本発明の一実施例を示すブロック図、第2図は
第1図における二重化制御装置のブロック図、第3図は
第2図におけるバッファ記憶の内容例を示す図である。
10.11・・・中央制御装置(CPU)、20゜21
・・・主記憶装置(MM)、30.31・・・アドレス
データーバス、40.41・・・二重化制御装置(MX
C)、42・・・バッファ記憶(BUF)、43・・・
複写書込み制御回路(CPCIR)、50・・・アドレ
スデータ通信バス(Xバス)、6o・・・障害報告信号
ERR170・・・プロセス区切り信号(PR3C)、
421・・・プロセス区切りフィールドビット(PR3
CF)、422・・・書込みアドレスフィールド(AD
D)、423・・・書込みデータフィールド(DATA
)。
代理人 弁理士 内 原 音
茅1 図
茅2図
第3図FIG. 1 is a block diagram showing one embodiment of the present invention, FIG. 2 is a block diagram of the duplication control device in FIG. 1, and FIG. 3 is a diagram showing an example of the contents of buffer storage in FIG. 2. 10.11... Central control unit (CPU), 20°21
... Main memory (MM), 30.31 ... Address data bus, 40.41 ... Duplex control device (MX
C), 42...Buffer storage (BUF), 43...
Copy write control circuit (CPCIR), 50...address data communication bus (X bus), 6o...failure report signal ERR170...process delimiter signal (PR3C),
421...Process delimiter field bit (PR3
CF), 422...Write address field (AD
D), 423...Write data field (DATA
). Agent Patent Attorney Otohara Uchihara 1 Figure 2 Figure 3
Claims (1)
構成されるシステムにおいて、前記中央制御装置間に他
方の主記憶装置に書込みを行い両系の主記憶装置の内容
を常に一致させる主記憶複写装置であって、前記主記憶
複写装置内に1プロセス内に主記憶になされる書込みア
ドレスとデータを格納するのに充分な容量のバッファ記
憶を有し、このバッファ記憶には書き込むべき主記憶番
地と書込み情報の他にプロセス実行単位を示すビットを
保持することにより、複写元側の装置の障害が発生した
ときプロセスの切れ目で複写を停止することを特徴とす
る情報処理装置。In a system consisting of a central control unit and a main memory device which are each duplicated, a main memory copying device writes to the main memory device of the other system between the central control units so that the contents of the main memory devices of both systems always match. The main memory copying device has a buffer memory having a capacity sufficient to store write addresses and data to be written to the main memory within one process, and the buffer memory has a main memory address and data to be written to. An information processing apparatus characterized in that, by holding a bit indicating a process execution unit in addition to write information, copying is stopped at a process break when a failure occurs in a copying source apparatus.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62130169A JPS63292336A (en) | 1987-05-26 | 1987-05-26 | Information processor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62130169A JPS63292336A (en) | 1987-05-26 | 1987-05-26 | Information processor |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63292336A true JPS63292336A (en) | 1988-11-29 |
Family
ID=15027675
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62130169A Pending JPS63292336A (en) | 1987-05-26 | 1987-05-26 | Information processor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63292336A (en) |
-
1987
- 1987-05-26 JP JP62130169A patent/JPS63292336A/en active Pending
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